JPH02187996A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02187996A JPH02187996A JP1007434A JP743489A JPH02187996A JP H02187996 A JPH02187996 A JP H02187996A JP 1007434 A JP1007434 A JP 1007434A JP 743489 A JP743489 A JP 743489A JP H02187996 A JPH02187996 A JP H02187996A
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- circuit
- power supply
- supply voltage
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- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は不揮発性トランジスタをメモリセルとして使
用し、センスアンプによってメモリセルからの読み出し
電位をレファレンス電位と比較することによりデータの
センスを行なうにした半導体記憶装置に関する。
用し、センスアンプによってメモリセルからの読み出し
電位をレファレンス電位と比較することによりデータの
センスを行なうにした半導体記憶装置に関する。
（従来の技術）
データの書き込みが可能なＥＰＲＯＭの概略的な回路構
成を第４図に示す。図において、１１はフローティング
ゲート及びコントロールゲートを有する不揮発性トラン
ジスタからなるメモリセルである。このメモリセル１１
のコントロールゲートは図示しないＸ選択回路（Ｘデコ
ーダ）に接続され、ソースは接地電圧Ｖｓｓに、ドレイ
ンはビ・ソト線１２にそれぞれ接続されている。また、
上記ビット線１２は、Ｙ選択ゲート回路１３内の複数個
のトランジスタを介してセンスアンプＩ４の一方入力端
に接続されている。このセンスアンプ１４は、Ｘ選択回
路及びＹ選択ゲート回路１３で選択された１個のメモリ
セル１１に記憶されているデータに応じて変化するビッ
ト線１２の電位を、後述するレファレンス電゛位と比較
することによって、メモリセルの記憶データの“１”０
”をセンスする。
成を第４図に示す。図において、１１はフローティング
ゲート及びコントロールゲートを有する不揮発性トラン
ジスタからなるメモリセルである。このメモリセル１１
のコントロールゲートは図示しないＸ選択回路（Ｘデコ
ーダ）に接続され、ソースは接地電圧Ｖｓｓに、ドレイ
ンはビ・ソト線１２にそれぞれ接続されている。また、
上記ビット線１２は、Ｙ選択ゲート回路１３内の複数個
のトランジスタを介してセンスアンプＩ４の一方入力端
に接続されている。このセンスアンプ１４は、Ｘ選択回
路及びＹ選択ゲート回路１３で選択された１個のメモリ
セル１１に記憶されているデータに応じて変化するビッ
ト線１２の電位を、後述するレファレンス電゛位と比較
することによって、メモリセルの記憶データの“１”０
”をセンスする。
１５は上記レファレンス電位を発生するレファレンス電
位発生回路であり、この回路１５は上記メモリセル１１
と同様の不揮発性トランジスタからなるダミーセル１Ｂ
、ダミービット線１７、上記Ｙ選択ゲート回路１８内で
直列接続されたトランジスタと同数でそれぞれが常時オ
ンしているトランジスタからなるＹ選択ゲート回路１８
によって構成されている。上記レファレンス電位は、ダ
ミーセル１Ｂがオンすることでその値が決定される。そ
して、安定したレファレンス電位を発生させるためには
、メモリセル１１とダミーセル１６のトランジスタ特性
を一致させる必要がある。
位発生回路であり、この回路１５は上記メモリセル１１
と同様の不揮発性トランジスタからなるダミーセル１Ｂ
、ダミービット線１７、上記Ｙ選択ゲート回路１８内で
直列接続されたトランジスタと同数でそれぞれが常時オ
ンしているトランジスタからなるＹ選択ゲート回路１８
によって構成されている。上記レファレンス電位は、ダ
ミーセル１Ｂがオンすることでその値が決定される。そ
して、安定したレファレンス電位を発生させるためには
、メモリセル１１とダミーセル１６のトランジスタ特性
を一致させる必要がある。
ところで、ＥＦＲＯＭでは、データ記憶用のメモリセル
に対してデータの書き込みを行なうときと、データを読
み出すときとでは、ゲートに印加される電圧レベルが異
なる。例えばデータの読み出し時には５Ｖが印加され、
書き込み時には１２．５Ｖが印加される。このため、外
部から供給される電源電圧Ｖ。ｃ （５Ｖ） 、Ｖｐ
ｐ（１２，５Ｖ） 、Ｖｓｓ （ＯＶ）の他に、Ｓ
Ｗという電源電圧を内部でＶ。ＣとＶＰＰの切り替えに
より発生させている。
に対してデータの書き込みを行なうときと、データを読
み出すときとでは、ゲートに印加される電圧レベルが異
なる。例えばデータの読み出し時には５Ｖが印加され、
書き込み時には１２．５Ｖが印加される。このため、外
部から供給される電源電圧Ｖ。ｃ （５Ｖ） 、Ｖｐ
ｐ（１２，５Ｖ） 、Ｖｓｓ （ＯＶ）の他に、Ｓ
Ｗという電源電圧を内部でＶ。ＣとＶＰＰの切り替えに
より発生させている。
第５図は、この電源電圧ＳＷを発生する切り替え回路の
構成を示す回路図である。ｖｐｐと電源電圧ＳＷの出力
ノードとの間には、ゲートに書き込み制御信号ＷＥが供
給されるデプレッション型のＭＯＳトランジスタ２１と
、ゲートに反転書き込み制御信号ＷＥが供給されるデプ
レッション型のＭＯＳトランジスタ２２が挿入されてい
る。なお、両トランジスタ２１．２２はいずれもＮチャ
ネルのものである。
構成を示す回路図である。ｖｐｐと電源電圧ＳＷの出力
ノードとの間には、ゲートに書き込み制御信号ＷＥが供
給されるデプレッション型のＭＯＳトランジスタ２１と
、ゲートに反転書き込み制御信号ＷＥが供給されるデプ
レッション型のＭＯＳトランジスタ２２が挿入されてい
る。なお、両トランジスタ２１．２２はいずれもＮチャ
ネルのものである。
この回路において、メモリセルにデータを書き込む時に
は書き込み制御信号ＷＥが“１″にされ、トランジスタ
２１がオンすることによってＳＷにはＶＰＰが出力され
る。また、データの読み出しの時は反転書き込み制御信
号ＷＥが“１″にされ、トランジスタ２２がオンするこ
とによってＳＷにはＶＣＣが出力される。この電ｒ７．
＠圧ＳＷは前記Ｘ選択回路を介して前記メモリセル１１
のコントロールゲートに供給される。
は書き込み制御信号ＷＥが“１″にされ、トランジスタ
２１がオンすることによってＳＷにはＶＰＰが出力され
る。また、データの読み出しの時は反転書き込み制御信
号ＷＥが“１″にされ、トランジスタ２２がオンするこ
とによってＳＷにはＶＣＣが出力される。この電ｒ７．
＠圧ＳＷは前記Ｘ選択回路を介して前記メモリセル１１
のコントロールゲートに供給される。
第６図はこの電源電圧ＳＷが供給されるＸ選択回路のバ
ッファ回路の構成を示す回路図である。
ッファ回路の構成を示す回路図である。
ＣＭＯＳインバータ３１にはＸ方向のアドレス信号Ａｔ
が供給される。このインバータ３１の出力はＣＭＯＳイ
ンバータ３２に供給される。さらにこのインバータ３２
の出力は、ゲートにＸ方向のアドレス信号Ａｊが供給さ
れるトランジスタ３３を介してノード３４に供給される
。このノード３４と電源電圧ＳＷとの間にはデプレッシ
ョン型のトランジスタ３５が挿入されている。このトラ
ンジスタ３５のゲートは上記ノード３４に接続されてい
る。さらに上記ノード３４の信号は、電源電圧ＳＷが供
給されるＣＭＯＳインバータ３６に供給される。
が供給される。このインバータ３１の出力はＣＭＯＳイ
ンバータ３２に供給される。さらにこのインバータ３２
の出力は、ゲートにＸ方向のアドレス信号Ａｊが供給さ
れるトランジスタ３３を介してノード３４に供給される
。このノード３４と電源電圧ＳＷとの間にはデプレッシ
ョン型のトランジスタ３５が挿入されている。このトラ
ンジスタ３５のゲートは上記ノード３４に接続されてい
る。さらに上記ノード３４の信号は、電源電圧ＳＷが供
給されるＣＭＯＳインバータ３６に供給される。
このようなＸ選択回路では、アドレス信号に応じてイン
バータ３６から電源電圧ＳＷもしくはＶＳＳが出力され
、前記第４図中のメモリセル１１のコントロールゲート
に供給される。従って、メモリセル１１のコントロール
ゲートには接地電圧であるＶＳＳもしくは電源電圧ｖｃ
ｃｓｖｐｐが選択的に供給される。他方、ダミーセル１
６はデータの書き込みを行なう必要がないので、従来で
はそのコントロールゲートを電源電圧ＶＣＣに直接接続
している。
バータ３６から電源電圧ＳＷもしくはＶＳＳが出力され
、前記第４図中のメモリセル１１のコントロールゲート
に供給される。従って、メモリセル１１のコントロール
ゲートには接地電圧であるＶＳＳもしくは電源電圧ｖｃ
ｃｓｖｐｐが選択的に供給される。他方、ダミーセル１
６はデータの書き込みを行なう必要がないので、従来で
はそのコントロールゲートを電源電圧ＶＣＣに直接接続
している。
ところで、従来では電源電圧ＶＣＣがノイズの影響を受
けて変動すると、ダミーセルのコントロールゲート電圧
もこの影響を受けて変動する。
けて変動すると、ダミーセルのコントロールゲート電圧
もこの影響を受けて変動する。
しかし、電源電圧ＳＷはトランジスタを介してＶＣＣと
接続されているため、メモリセルのコントロールゲート
電圧の変動はダミーセルのそれとは差が生じる。この結
果、データの読み出し時にダミーセルとメモリセルの特
性が一致しなくなることがあり、これによりセンスアン
プが誤動作する問題がある。
接続されているため、メモリセルのコントロールゲート
電圧の変動はダミーセルのそれとは差が生じる。この結
果、データの読み出し時にダミーセルとメモリセルの特
性が一致しなくなることがあり、これによりセンスアン
プが誤動作する問題がある。
一方、ダミーセルとメモリセルの特性を一致させるため
に、従来では、ダミーセルとメモリセルのコントロール
ゲートを共通に接続して、両コントロールゲート電圧を
同一の電源電圧ＳＷから供給する場合もある。しかし、
メモリセルにデータの書き込みを行なう時、ダミーセル
のコントロールゲートにも高電圧ＶＰＰが印加されるこ
とになる。通常、ダミーセルのフローティングゲートに
は電子が注入されないが、そのコントロールゲートに電
圧ＶＰＰが印加されることによる高電圧ストレスにより
、わずかであるがフローティングゲートに電子が注入さ
れる。従って、長期間の使用に際してダミーセルの特性
が変化する恐れがある。
に、従来では、ダミーセルとメモリセルのコントロール
ゲートを共通に接続して、両コントロールゲート電圧を
同一の電源電圧ＳＷから供給する場合もある。しかし、
メモリセルにデータの書き込みを行なう時、ダミーセル
のコントロールゲートにも高電圧ＶＰＰが印加されるこ
とになる。通常、ダミーセルのフローティングゲートに
は電子が注入されないが、そのコントロールゲートに電
圧ＶＰＰが印加されることによる高電圧ストレスにより
、わずかであるがフローティングゲートに電子が注入さ
れる。従って、長期間の使用に際してダミーセルの特性
が変化する恐れがある。
また、この方法では、メモリセルの選択が切り替わる毎
にダミーセルも切り替り、このダミーセルの切り替りに
よりレファレンス電位が変動するという問題がある。
にダミーセルも切り替り、このダミーセルの切り替りに
よりレファレンス電位が変動するという問題がある。
（発明が解決しようとする課題）
このように従来では、ダミーセルのコントロールゲート
を読み出し用の電源電圧に直接接続しているので、ノイ
ズによる影響によりセンスアンプが誤動作する問題があ
る。さらに従来では、ダミーセルとメモリセルの特性を
一致させるために、両コントロールゲートに同一の電源
電圧からコントロールゲート電圧を供給すると、ダミー
セルの特性が変化する、メモリセルの選択の切り替わり
時にレファレンス電位が変動する、等の問題が発生し、
信頼性が低下するという問題がある。
を読み出し用の電源電圧に直接接続しているので、ノイ
ズによる影響によりセンスアンプが誤動作する問題があ
る。さらに従来では、ダミーセルとメモリセルの特性を
一致させるために、両コントロールゲートに同一の電源
電圧からコントロールゲート電圧を供給すると、ダミー
セルの特性が変化する、メモリセルの選択の切り替わり
時にレファレンス電位が変動する、等の問題が発生し、
信頼性が低下するという問題がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、不必要な電圧ストレスをダミーセル
に与えることなくダミーセルとメモリセルの特性を一致
させることができ、信頼性の高い半導体記憶装置を提供
することにある。
あり、その目的は、不必要な電圧ストレスをダミーセル
に与えることなくダミーセルとメモリセルの特性を一致
させることができ、信頼性の高い半導体記憶装置を提供
することにある。
［発明の目的］
（課題を解決するための手段）
この発明の半導体記憶装置は、メモリセル用トランジス
タと、データ読み出し用の第１の電源電圧及びデータ書
き込み用の第２の電源電圧が供給され、書き込み制御信
号に応じて第１、第２の電源電圧を切り替えて出力する
切り替え回路と、上記切り替え回路の出力電圧が電源電
圧として供給され、メモリセル選択信号に基づいて上記
メモリセル用トランジスタのゲートを駆動する第１のゲ
ート駆動回路と、上記メモリセル用トランジスタから読
み出されるデータに応じた入力電位をレファレンス電位
との比較によりセンスするセンス回路と、上記レファレ
ンス電位発生用のダミーセル用トランジスタと、上記切
り替え回路の出力電圧が電源電圧として供給され、書き
込み制御信号に応じて上記ダミーセル用トランジスタの
ゲートを駆動する第２のゲート駆動回路とを具備したこ
とを特徴とする。
タと、データ読み出し用の第１の電源電圧及びデータ書
き込み用の第２の電源電圧が供給され、書き込み制御信
号に応じて第１、第２の電源電圧を切り替えて出力する
切り替え回路と、上記切り替え回路の出力電圧が電源電
圧として供給され、メモリセル選択信号に基づいて上記
メモリセル用トランジスタのゲートを駆動する第１のゲ
ート駆動回路と、上記メモリセル用トランジスタから読
み出されるデータに応じた入力電位をレファレンス電位
との比較によりセンスするセンス回路と、上記レファレ
ンス電位発生用のダミーセル用トランジスタと、上記切
り替え回路の出力電圧が電源電圧として供給され、書き
込み制御信号に応じて上記ダミーセル用トランジスタの
ゲートを駆動する第２のゲート駆動回路とを具備したこ
とを特徴とする。
（作用）
メモリセル用トランジスタのゲートを駆動する第１のゲ
ート駆動回路及びダミーセル用トランジスタのゲートを
駆動する第２のゲート駆動回路に電源電圧として切り替
え回路の出力電圧を供給することにより、データの読み
出し時には両ゲートに同一電源から電源電圧が供給され
る。また、第２のゲート駆動回路に入力として書き込み
制御信号を供給することにより、データ書き込み時には
ダミーセル用トランジスタのゲートにはデータ書き込み
用の第２の電源電圧は供給されない。
ート駆動回路及びダミーセル用トランジスタのゲートを
駆動する第２のゲート駆動回路に電源電圧として切り替
え回路の出力電圧を供給することにより、データの読み
出し時には両ゲートに同一電源から電源電圧が供給され
る。また、第２のゲート駆動回路に入力として書き込み
制御信号を供給することにより、データ書き込み時には
ダミーセル用トランジスタのゲートにはデータ書き込み
用の第２の電源電圧は供給されない。
（実施例）
以下図面を参照してこの発明を実施例により説明する。
この発明の半導体記憶装置では、前記第４図におけるＥ
ＰＲＯＭにおいて、メモリセル１１のコントロールゲー
トには前記第５図に示すようなＸ選択回路（第１のゲー
ト駆動回路）の出力を供給し、ダミーセル１６のコント
ロールゲートには第１図に示すようなダミーセル駆動回
路（第２のゲート駆動回路）の出力を供給するようにし
たものである。
ＰＲＯＭにおいて、メモリセル１１のコントロールゲー
トには前記第５図に示すようなＸ選択回路（第１のゲー
ト駆動回路）の出力を供給し、ダミーセル１６のコント
ロールゲートには第１図に示すようなダミーセル駆動回
路（第２のゲート駆動回路）の出力を供給するようにし
たものである。
ＣＭＯＳインバータ４１には、前記メモリセル１１にデ
ータの書き込みを行なう際には“１”にされ、それ以外
のときには“０”にされる書き込み制御信号ＷＥが供給
される。このインバータ４１の出力はＣＭＯＳインバー
タ４２に供給される。さらにこのインバータ４２の出力
は、ゲートに電源電圧ＶＣＣが供給されるＭＯＳ）ラン
ジスタ４３を介してノード４４に供給される。このノー
ド４４と電源電圧ＳＷとの間にはデプレッション型のＭ
ＯＳトランジスタ４５が挿入されている。さらに上記ノ
ード４４の信号は、電源電圧ＳＷが供給されるＣ Ｍ
ＯＳインバータ４６に供給される。
ータの書き込みを行なう際には“１”にされ、それ以外
のときには“０”にされる書き込み制御信号ＷＥが供給
される。このインバータ４１の出力はＣＭＯＳインバー
タ４２に供給される。さらにこのインバータ４２の出力
は、ゲートに電源電圧ＶＣＣが供給されるＭＯＳ）ラン
ジスタ４３を介してノード４４に供給される。このノー
ド４４と電源電圧ＳＷとの間にはデプレッション型のＭ
ＯＳトランジスタ４５が挿入されている。さらに上記ノ
ード４４の信号は、電源電圧ＳＷが供給されるＣ Ｍ
ＯＳインバータ４６に供給される。
次に上記構成でなる回路の動作を第２図のタイミングチ
ャートを用いて説明する。
ャートを用いて説明する。
まず、前記第４図のＥＦＲＯＭにおいて、メモリセル１
１にデータの書き込みを行なう時には、前記第５図の切
り替え回路からは電源電圧ＳＷとして高電圧ＶＰＰが出
力される。
１にデータの書き込みを行なう時には、前記第５図の切
り替え回路からは電源電圧ＳＷとして高電圧ＶＰＰが出
力される。
また、第６図のＸ選択回路では入力アドレス信号Ａｉ、
Ａｊに応じて電圧ＳＷもしくは接地電圧ＶＳＳが選択的
に出力される。すなわち、アドレス信号Ａｉが“０“の
ときはインバータ３１の出力が“１°となり、インバー
タ３２の出力は“Ｏ”となる。この時、アドレス信号Ａ
ｊが“１“であれば、トランジスタ３３がオンしてノー
ド３４の信号が“０”になり、インバータ３６からは高
電圧ｖｐｐになっている電源電圧ｓｗが出力される。
Ａｊに応じて電圧ＳＷもしくは接地電圧ＶＳＳが選択的
に出力される。すなわち、アドレス信号Ａｉが“０“の
ときはインバータ３１の出力が“１°となり、インバー
タ３２の出力は“Ｏ”となる。この時、アドレス信号Ａ
ｊが“１“であれば、トランジスタ３３がオンしてノー
ド３４の信号が“０”になり、インバータ３６からは高
電圧ｖｐｐになっている電源電圧ｓｗが出力される。
このとき、第１図のダミーセル駆動回路では、前記メモ
リセルＩＩにデータの書き込みを行なう時であるから、
書き込み制御信号ＷＥは“１°となり、インバータ４１
の出力は“０”、インバータ４２の出力は′１“となる
。従って、ノード４４にはトランジスタ４５を介してＶ
ＰＰにされているｓｗが出力され、インバータ４６では
Ｎチャネル側ＭＯＳトランジスタがオンし、前記ダミー
セル１６のコントロールゲートにはＶｓｓのＯＶが供給
される。
リセルＩＩにデータの書き込みを行なう時であるから、
書き込み制御信号ＷＥは“１°となり、インバータ４１
の出力は“０”、インバータ４２の出力は′１“となる
。従って、ノード４４にはトランジスタ４５を介してＶ
ＰＰにされているｓｗが出力され、インバータ４６では
Ｎチャネル側ＭＯＳトランジスタがオンし、前記ダミー
セル１６のコントロールゲートにはＶｓｓのＯＶが供給
される。
従って、メモリセルにおけるデータの書き込み時には、
ダミーセルには高電圧ＶＰＰは印加されない。
ダミーセルには高電圧ＶＰＰは印加されない。
他方、メモリセル１１からデータの読み出しを行なう時
、前記第５図の切り替え回路からは電源電圧ＶＣＣが出
力される。このとき、第６図のＸ選択回路では入力アド
レス信号Ａｉ、Ａｊに応じて電圧ＳＷもしくは接地電圧
ＶＳＳが選択的に出力されるが、電圧ＳＷはＶＣＣであ
り、選択されたメモリセルのコントロールゲートにのみ
ＶＣＣが出力される。また、第１図のダミーセル駆動回
路では、前記メモリセル１１からデータの読み出しを行
なう時であるから、書き込み制御信号ＷＥは“０”とな
り、インバータ４１の出力は“１” インバータ４２の
出力は“０″となる。従って、電源電圧ＳＷからトラン
ジスタ４５．４３及びインバータ４２内のＮチャネル側
トランジスタを介して電流が流れ、ノード４４には接地
電圧ＶＳＳが出力される。これにより、インバータ４Ｂ
ではＰチャネル側ＭＯＳ）ランジスタがオンし、前記ダ
ミーセル１ＢのコントロールゲートにはＶＣＣにされて
いる電源電圧ＳＷが出力される。この結果、前記レファ
レンス電位発生回路１５から所定のレファレンス電位が
形成され、前記センスアンプ１４に供給される。
、前記第５図の切り替え回路からは電源電圧ＶＣＣが出
力される。このとき、第６図のＸ選択回路では入力アド
レス信号Ａｉ、Ａｊに応じて電圧ＳＷもしくは接地電圧
ＶＳＳが選択的に出力されるが、電圧ＳＷはＶＣＣであ
り、選択されたメモリセルのコントロールゲートにのみ
ＶＣＣが出力される。また、第１図のダミーセル駆動回
路では、前記メモリセル１１からデータの読み出しを行
なう時であるから、書き込み制御信号ＷＥは“０”とな
り、インバータ４１の出力は“１” インバータ４２の
出力は“０″となる。従って、電源電圧ＳＷからトラン
ジスタ４５．４３及びインバータ４２内のＮチャネル側
トランジスタを介して電流が流れ、ノード４４には接地
電圧ＶＳＳが出力される。これにより、インバータ４Ｂ
ではＰチャネル側ＭＯＳ）ランジスタがオンし、前記ダ
ミーセル１ＢのコントロールゲートにはＶＣＣにされて
いる電源電圧ＳＷが出力される。この結果、前記レファ
レンス電位発生回路１５から所定のレファレンス電位が
形成され、前記センスアンプ１４に供給される。
このような構成によれば、データの書き込み時にのみダ
ミーセルのコントロールゲートに通常の電源電圧ＶＣＣ
を印加することができ、センスアンプで使用されるレフ
ァレンス電位を発生させることができる。そして、デー
タ書き込み時は、ダミーセルのコントロールゲートには
高電圧ＶＰＰが印加されないので、高電圧ストレスによ
るダミーセルへの電子の注入は起らない。また、第１図
のダミーセル駆動回路が書き込み制御信号ＷＥによって
制御されているので、メモリセルの選択が切り替わって
もレファレンス電位は一定になる。
ミーセルのコントロールゲートに通常の電源電圧ＶＣＣ
を印加することができ、センスアンプで使用されるレフ
ァレンス電位を発生させることができる。そして、デー
タ書き込み時は、ダミーセルのコントロールゲートには
高電圧ＶＰＰが印加されないので、高電圧ストレスによ
るダミーセルへの電子の注入は起らない。また、第１図
のダミーセル駆動回路が書き込み制御信号ＷＥによって
制御されているので、メモリセルの選択が切り替わって
もレファレンス電位は一定になる。
しかも、データの読み出し時に、ダミーセルのコントロ
ールゲートに印加される電圧ＶＣＣは切り替え回路から
の出力電圧が使用されており、メモリセルと同じ電源電
圧である。このため、ノイズにより読み出し用の電源電
圧Ｖ。Ｃが変動すると、ダミーセルのコントロールゲー
ト電圧とメモリセルのコントロールゲート電圧は同様に
変動する。従って両セルのトランジスタ特性を一致させ
ることができ、ノイズによるセンスアンプの誤動作を防
止することができる。
ールゲートに印加される電圧ＶＣＣは切り替え回路から
の出力電圧が使用されており、メモリセルと同じ電源電
圧である。このため、ノイズにより読み出し用の電源電
圧Ｖ。Ｃが変動すると、ダミーセルのコントロールゲー
ト電圧とメモリセルのコントロールゲート電圧は同様に
変動する。従って両セルのトランジスタ特性を一致させ
ることができ、ノイズによるセンスアンプの誤動作を防
止することができる。
第３図はこの発明の他の実施例によるダミーセル駆動回
路の構成を示す回路図である。上記第１図の実施例回路
では、書き込み制御信号ＷＥが“０”で、ノード４４の
信号が“０“にされるとき、電源電圧ＳＷか、らトラン
ジスタ４５．４３およびインバータ４２を介して接地電
圧ＶＳＳに電流が常時流れることになり、消費電力は比
較的多いものとなる。
路の構成を示す回路図である。上記第１図の実施例回路
では、書き込み制御信号ＷＥが“０”で、ノード４４の
信号が“０“にされるとき、電源電圧ＳＷか、らトラン
ジスタ４５．４３およびインバータ４２を介して接地電
圧ＶＳＳに電流が常時流れることになり、消費電力は比
較的多いものとなる。
そこで、この実施例では、前記ＣＭＯＳインバータ４６
の代わりにＰチャネルＭＯＳトランジスタ４７、４８か
らなるＣＭＯＳゲート回路４９を設け、トランジスタ４
７のゲートはノード４４に、トランジスタ４８のゲート
は前記インバータ４２の出力ノードにそれぞれ接続する
と共に、前記デプレッション型のＭＯＳトランジスタ４
５の代わりにエンハンスメントのＰチャネルＭＯ３）ラ
ンジスタ５０をノード４４と電源電圧ＳＷとの間に挿入
し、このトランジスタ５０のゲートを上記ゲート回路４
９の出力ノードに接続するようにしたものである。
の代わりにＰチャネルＭＯＳトランジスタ４７、４８か
らなるＣＭＯＳゲート回路４９を設け、トランジスタ４
７のゲートはノード４４に、トランジスタ４８のゲート
は前記インバータ４２の出力ノードにそれぞれ接続する
と共に、前記デプレッション型のＭＯＳトランジスタ４
５の代わりにエンハンスメントのＰチャネルＭＯ３）ラ
ンジスタ５０をノード４４と電源電圧ＳＷとの間に挿入
し、このトランジスタ５０のゲートを上記ゲート回路４
９の出力ノードに接続するようにしたものである。
このような構成のダミーセル駆動回路では、書き込み制
御信号ＷＥが“０”であり、インバータ４２の出力が“
０”のとき、ゲート回路４９内のＰチャネルトランジス
タ４７がオンし、ゲート回路４９からは電源電圧ＳＷが
出力される。従って、Ｐチャネルトランジスタ５０がオ
フし、電源電圧ＳＷから接地電圧ＶＳＳに至る経路の電
流は流れなくなる。
御信号ＷＥが“０”であり、インバータ４２の出力が“
０”のとき、ゲート回路４９内のＰチャネルトランジス
タ４７がオンし、ゲート回路４９からは電源電圧ＳＷが
出力される。従って、Ｐチャネルトランジスタ５０がオ
フし、電源電圧ＳＷから接地電圧ＶＳＳに至る経路の電
流は流れなくなる。
他方、書き込み制御信号ＷＥが“１″のときはインバー
タ４２の出力が“１” （Ｖｃ ｃ ）となり、ゲート
回路４９内のＮチャネルトランジスタ４Ｂがオンし、ゲ
ート回路４９からは接地電圧ＶＳＳが出力される。
タ４２の出力が“１” （Ｖｃ ｃ ）となり、ゲート
回路４９内のＮチャネルトランジスタ４Ｂがオンし、ゲ
ート回路４９からは接地電圧ＶＳＳが出力される。
［発明の効果］
以上説明したようにこの発明によれば、不必要な電圧ス
トレスをダミーセルに与えることなく、ダミーセルとメ
モリセルの特性を一致させることができ、信頼性の高い
半導体記憶装置を提供することができる。
トレスをダミーセルに与えることなく、ダミーセルとメ
モリセルの特性を一致させることができ、信頼性の高い
半導体記憶装置を提供することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例による構成を示す回路図、
第２図は上記実施例回路のタイミングチャート、第３図
はこの発明の他の実施例による構成を示す回路図、第４
図はＥＰＲＯＭの概略的な構成を示す回路図、第５図は
第４図のＥＦＲＯＭで使用される切り替え回路の構成を
示す回路図、第６図は第４図のＥＰＲＯＭで使用される
Ｘ選択回路のバッファ回路の回路図である。 １１・・・メモリセル、１２・・・ビット線、１４・・
・センスアンプ、１５・・・レファレンス電位発生回路
、１Ｇ・・・ダミーセル、１７・・・ダミービット線。 出願人代理人 弁理士 鈴江武彦 ５ｓ Ｖｓｓ Ｖｓｓ 第 図 第 図 Ｗ Ｖｓｓ 第 図 第 図
第２図は上記実施例回路のタイミングチャート、第３図
はこの発明の他の実施例による構成を示す回路図、第４
図はＥＰＲＯＭの概略的な構成を示す回路図、第５図は
第４図のＥＦＲＯＭで使用される切り替え回路の構成を
示す回路図、第６図は第４図のＥＰＲＯＭで使用される
Ｘ選択回路のバッファ回路の回路図である。 １１・・・メモリセル、１２・・・ビット線、１４・・
・センスアンプ、１５・・・レファレンス電位発生回路
、１Ｇ・・・ダミーセル、１７・・・ダミービット線。 出願人代理人 弁理士 鈴江武彦 ５ｓ Ｖｓｓ Ｖｓｓ 第 図 第 図 Ｗ Ｖｓｓ 第 図 第 図
Claims (3)
- （１）メモリセル用トランジスタと、 データ読み出し用の第１の電源電圧及びデータ書き込み
用の第２の電源電圧が供給され、書き込み制御信号に応
じて第１、第２の電源電圧を切り替えて出力する切り替
え回路と、 上記切り替え回路の出力電圧が電源電圧として供給され
、メモリセル選択信号に基づいて上記メモリセル用トラ
ンジスタのゲートを駆動する第１のゲート駆動回路と、 上記メモリセル用トランジスタから読み出されるデータ
に応じた入力電位をレファレンス電位との比較によりセ
ンスするセンス回路と、 上記レファレンス電位発生用のダミーセル用トランジス
タと、 上記切り替え回路の出力電圧が電源電圧として供給され
、書き込み制御信号に応じて上記ダミーセル用トランジ
スタのゲートを駆動する第２のゲート駆動回路と を具備したことを特徴とする半導体記憶装置。 - （２）前記第２のゲート駆動回路が、 前記書き込み制御信号と第１のノードとの間に挿入され
た電位分離用の第１のトランジスタと、上記第１のノー
ドと前記切り替え回路の出力電圧との間に挿入された充
電用の第２のトランジスタと、 前記切り替え回路の出力電圧が電源電圧として供給され
、上記第１のノードの信号が供給されるＣＭＯＳゲート
回路とから構成されている請求項１記載の半導体記憶装
置。 - （３）前記第２のゲート駆動回路が、 前記書き込み制御信号と第１のノードとの間に挿入され
た電位分離用の第１のトランジスタと、前記切り替え回
路の出力電圧が電源電圧として供給され、前記書き込み
制御信号及び上記第１のノードの信号が供給されるＣＭ
ＯＳゲート回路と、上記第１のノードと前記切り替え回
路の出力電圧との間に挿入されゲートが上記ＣＭＯＳゲ
ート回路の出力ノードに接続された充電用の第２のトラ
ンジスタとから構成されている請求項１記載の半導体記
憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP743489A JPH0814994B2 (ja) | 1989-01-13 | 1989-01-13 | 半導体記憶装置 |
| US07/444,986 US4974206A (en) | 1989-01-13 | 1989-12-04 | Nonvolatile semiconductor memory device having reference potential generating circuit |
| DE68921062T DE68921062T2 (de) | 1989-01-13 | 1989-12-12 | Nichtflüchtige Halbleiterspeicheranordnung mit einer Referenzspannungsgeneratorschaltung. |
| EP89122914A EP0377840B1 (en) | 1989-01-13 | 1989-12-12 | Nonvolatile semiconductor memory device having reference potential generating circuit |
| KR1019900000398A KR920009058B1 (ko) | 1989-01-13 | 1990-01-13 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP743489A JPH0814994B2 (ja) | 1989-01-13 | 1989-01-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02187996A true JPH02187996A (ja) | 1990-07-24 |
| JPH0814994B2 JPH0814994B2 (ja) | 1996-02-14 |
Family
ID=11665761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP743489A Expired - Lifetime JPH0814994B2 (ja) | 1989-01-13 | 1989-01-13 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4974206A (ja) |
| EP (1) | EP0377840B1 (ja) |
| JP (1) | JPH0814994B2 (ja) |
| KR (1) | KR920009058B1 (ja) |
| DE (1) | DE68921062T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5327392A (en) * | 1989-01-13 | 1994-07-05 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit capable of preventing occurrence of erroneous operation due to noise |
| GB2232798B (en) * | 1989-06-12 | 1994-02-23 | Intel Corp | Electrically programmable read-only memory |
| IT1247650B (it) * | 1990-10-31 | 1994-12-28 | Sgs Thomson Microelectronics | Memoria flash eprom con aumentata immunita' da soft programming su una linea di riferimento |
| EP0505051A1 (en) * | 1991-03-19 | 1992-09-23 | National Semiconductor Corporation | Data storage system with intrinsic burst detection |
| KR950004870B1 (ko) * | 1992-11-24 | 1995-05-15 | 삼성전자 주식회사 | 번인 모드에서 분리게이트의 신뢰성 개선회로 |
| RU2146398C1 (ru) * | 1995-01-24 | 2000-03-10 | Самсунг Электроникс Ко., Лтд. | Самопрограммирующийся генератор напряжения в энергонезависимом полупроводниковом зу, энергонезависимое полупроводниковое зу и способ самопрограммирующейся генерации напряжения в нем |
| KR100316521B1 (ko) * | 1999-01-18 | 2001-12-12 | 김영환 | 반도체 메모리의 오버 드라이브 회로 |
| US6538922B1 (en) | 2000-09-27 | 2003-03-25 | Sandisk Corporation | Writable tracking cells |
| US7237074B2 (en) * | 2003-06-13 | 2007-06-26 | Sandisk Corporation | Tracking cells for a memory system |
| US7301807B2 (en) | 2003-10-23 | 2007-11-27 | Sandisk Corporation | Writable tracking cells |
| JP4199765B2 (ja) * | 2005-12-02 | 2008-12-17 | マイクロン テクノロジー，インコーポレイテッド | 高電圧スイッチング回路 |
| KR102660729B1 (ko) * | 2016-10-28 | 2024-04-26 | 삼성전자주식회사 | 전원 잡음을 검출하는 불휘발성 메모리 장치 및 그것의 동작 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61270921A (ja) * | 1985-05-25 | 1986-12-01 | Toshiba Corp | デコ−ダ回路 |
| JPS6276098A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | センスアンプ回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6231094A (ja) * | 1985-08-01 | 1987-02-10 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPS62231500A (ja) * | 1986-03-31 | 1987-10-12 | Toshiba Corp | 半導体記憶装置 |
| DE3768277D1 (de) * | 1987-12-15 | 1991-04-04 | Ibm | Referenz-spannungsgenerator fuer cmos-speicher. |
-
1989
- 1989-01-13 JP JP743489A patent/JPH0814994B2/ja not_active Expired - Lifetime
- 1989-12-04 US US07/444,986 patent/US4974206A/en not_active Expired - Lifetime
- 1989-12-12 DE DE68921062T patent/DE68921062T2/de not_active Expired - Fee Related
- 1989-12-12 EP EP89122914A patent/EP0377840B1/en not_active Expired - Lifetime
-
1990
- 1990-01-13 KR KR1019900000398A patent/KR920009058B1/ko not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61270921A (ja) * | 1985-05-25 | 1986-12-01 | Toshiba Corp | デコ−ダ回路 |
| JPS6276098A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | センスアンプ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4974206A (en) | 1990-11-27 |
| KR920009058B1 (ko) | 1992-10-13 |
| EP0377840B1 (en) | 1995-02-08 |
| JPH0814994B2 (ja) | 1996-02-14 |
| DE68921062T2 (de) | 1995-07-20 |
| EP0377840A3 (en) | 1991-05-29 |
| KR900012282A (ko) | 1990-08-03 |
| DE68921062D1 (de) | 1995-03-23 |
| EP0377840A2 (en) | 1990-07-18 |
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Legal Events
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