JPS6231094A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野〕 この発明は０Ｍ０８回路（相補ＭＯ８型トランジスタ回
路）を周辺回路に持つ不揮発性半導体記憶装置に係り、
特にメモリセルのドレインが接続されるビット線の電位
を電源電圧以下にクランプするためのバイアス回路を備
えた不揮発性半導体記憶装置に関する。

［発明の技術的背景〕 ＥＰＲＯＭ、Ｅ２　ＰＲＯＭ、ＭＮＯＳ、ＥＡＲＯＭ等
、データの書き換えが可能でありかつ一度書き込まれた
データを不揮発的に保持する不揮発性半導体記憶装置で
は、データの読み出し時にメモリセルのドレインに過大
な電圧が印加されないようにするため、通常では電源電
圧をクランプするためのバイアス回路が設けられている
。

このバイアス回路により、メモリセルのドレインに比較
的低い電圧を印加してデータ読み出し時のストレスを減
少し、これによりメモリセルに誤書き込みが生じないよ
うにしている。

第５図は不揮発性半導体記憶装置の一種であり、データ
の消去を紫外線によって行なうＥＰＲＯＭの従来の構成
を示す回路図である。図において１１はそれぞれ、浮遊
ゲートおよび制御ゲートからなる二重ゲート構造を持つ
不揮発性のメモリセル用ＭＯＳトランジスタである。こ
れら各トランジスタ１１ではデータの書き込み時に浮遊
ゲートに電子を注入するか、しないかにより閾値電圧が
設定され、これにより“１″レベル、“０”レベルのデ
ータ記憶がなされる。これらトランジスタ１１の制御ゲ
ートはロウデコーダ１２の出力が供給される複数のワー
ド線第３の一つに選択的に接続されており、ドレインは
複数のビット線１４の一つに選択的に接続されている。

そして−これら複数のビット線１４はカラム選択用の各
ＭＯＳトランジスタ１５を介してデータ検出ノード１６
に共通に接続されている。

上記データ検出ノード１６にはバイアス回路４０が接続
されている。このバイアス回路４０では、チップイネー
ブル信号αがこのＲＯＭの動作時に゛０゛ルベル（アー
ス電圧Ｖｓｓ）にされることにより、ｎチャネルのＭＯ
Ｓトランジスタ４１が導通し、ｎチャネルのＭＯＳトラ
ンジスタ４２が非導通となる。

これにより電源電圧Ｖｏｏが例えば５Ｖにされている時
、ｎチャネルＭＯＳトランジスタ４３でその間値電圧弁
の約２．５Ｖ程度の電圧降下が生じ、ざらにｎチャネル
ＭＯＳトランジスタ４４あるいは４５でそれぞれその間
値電圧弁の約１．７Ｖ程度の電圧降下が生じる。なお、
トランジスタ４３および４４あるいは４５の閾値電圧は
ソース電圧がＯ■で、基板バイアス効果の影響を全く受
けないときに例えば０．８■となるように設定されてお
り、トランジスタ４３ではソース電圧が比較的高くなる
のでその閾値電圧は基板バイアス効果の影響を大きく受
けて上記のように約２．５Ｖ程度となり、他方、トラン
ジスタ４４もしくは４５ではソース電圧が比較的低くな
るので基板バイアス効果の影響は小さく、その閾値電圧
は上記のように約１．７Ｖ程度になる。このため、合計
で約４．２Ｖの電圧降下が生じ、結局、上記データ検出
ノード１６には高々０．８Ｖ程度の電圧しか印加されな
い。なお、第５図において４６は上記トランジスタ４３
に電流を流すためのｎチャネルＭＯＳトランジスタであ
り、４７は例えば、常時導通状態にされたｎチャネルＭ
ＯＳトランジスタ等からなる負荷回路である。

［背景技術の問題点１ ところで、上記従来の記憶装置では、トランジスタ４３
およびトランジスタ４４もしくは４５それぞれの基板バ
イアス効果を含む閾値電圧を利用して電源電圧ＶＤＤを
低下させ、この低下した電圧を前記ビット線１４を介し
て前記メモリセル用トランジスタ１１のドレインに印加
するようにしている。通常、これらトランジスタ４３．
４４．４５の閾値電圧はチャネル領域に注入するボロン
（Ｂ）イオン等の不純物量の制御により設定される。こ
のため、プロセスパラメータの変動により製造工程でイ
オン注入量が変化した場合、特に基板バイアス効果の影
響を受けるトランジスタの閾値電圧が大幅に変動し、ノ
ード１６の電圧が大幅に変動する。このため、従来のＲ
ＯＭは製造上のプロセスマージンが小さいという欠点が
ある。

［発明の目的］ この発明は上記のような事情を考慮してなされたもので
ありその目的は、プロセスパラメータが変動しても、デ
ータ読み出し時におけるビット線電位を一定に設定する
ことができ、かつデータ読み出しの際にはビット線電位
を所定電位に高速に設定することができる不揮発性半導
体記憶装置を提供することにある。

［発明の概要］ 上記目的を達成するためこの発明にあっては、ｎチャネ
ル型の第１のＭＯＳトランジスタのゲートおよびドレイ
ンを第１のノードに共通に接続し、この第１のＭＯＳト
ランジスタのソースを電源電圧に結合し、それぞれゲー
トとドレインが接続されたｎチャネル型の第２および第
３のＭＯＳトランジスタを上記第１のノードと基準電圧
との間に直列に挿入し、ビット線充電用のｎチャネル型
の第４のＭＯＳトランジスタを不揮発性メモリセルのト
レインが接続されるビット線と電源電圧との間に挿入し
、この第４のＭＯＳトランジスタのゲートを上記第１の
ノードに接続するようにしている。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明の不揮発性半導体記憶装置を、前記第
５図と同様にＥＰＲＯＭに実施した場合の構成を示す回
路図である。

第１図において１１はそれぞれ、浮遊ゲートおよび制御
ゲートからなる二重ゲート構造を持ち、データの書き込
み時に浮遊ゲートに電子を注入するか、しないかにより
閾値電圧が設定され、これにより“１″レベル　ｌｌ　
Ｑ　ＩＩレベルのデータ記憶がなされる不揮発性のメモ
リセル用ＭＯＳトランジスタである。これらメモリセル
用トランジスタ１１の制御ゲートはロウデコーダ１２の
出力が供給される複数のワード線第３の一つに選択的に
接続されており、ドレインは複数のビット線１４の一つ
に選択的に接続されている。そしてこれら複数のビット
線１４はカラム選択用の各ＭＯＳトランジスタ１５を介
してデータ検出ノード１６に共通に接続されている。

上記データ検出ノード１６はバイアス回路２０に接続さ
れている。このバイアス回路２０は次のように構成され
ている。すなわち、電ｉ！！１圧Ｖｏｏにはｎチャネル
ＭＯＳトランジスタ２１のソースが接続されている。上
記トランジスタ２１のゲートには、このＲＯＭの動作時
は′Ｏ”レベル（アース電圧Ｖｓｓ）に、待機時には“
１”レベル（電源電圧Ｖｏｏ）にされるチップイネーブ
ル信号びが供給されるようになっている。上記トランジ
スタ２１のドレインにはｎチャネルＭＯＳトランジスタ
２２のソースが接続されている。このトランジスタ２２
のソースおよびゲートはノード２３に共通に接続されて
いる。さらに上記ノード２３にはｎチャネルＭＯＳトラ
ンジスタ２４のドレインおよびゲートが共通に接続され
ており、このトランジスタ２４のソースにはもう１個の
ｎチャネルＭＯＳトランジスタ２５のドレインおよびゲ
ートが共通に接続されている。

このトランジスタ２５のソースはアース電圧Ｖｓｓに接
続されている。すなわち、上記ノード２３とアース電圧
Ｖｓｓとの間には、ドレインとゲートが接続された２Ｗ
ＡのｎチャネルＭＯＳトランジスタ２４．２５が直列に
挿入されている。また上記ノード２３とアース電圧Ｖ１
１９との間には、ゲートに上記チップイネーブル信号び
が供給されるｎチャネルＭＯＳトランジスタ２６のソー
ス、ドレイン間が挿入されている。

上記ノード２３には２個のｎチャネルＭＯＳトランジス
タ２７．２８の各ゲートが接続されている。上記一方の
トランジスタ２７のソース、ドレイン間の一方は電圧電
圧ｖＤＤに接続されており、ソース、ドレイン間の他方
は前記データ検出ノード１６に接続されている。他方の
トランジスタ２８のソース、ドレイン間の一方は図示し
ないセンスアンプの入力ノード２９に接続されており、
このトランジスタ２８のソース、ドレイン間の他方は前
記データ検出ノード１６に接続されている。また、上記
人力ノード２９と電源電圧Ｖｏｏとの間には、ゲートが
アース電圧Ｖｓｓに接続されて常時導通状態にされ、負
荷回路として働くｎチャネルＭＯＳトランジスタ３０の
ソース、ドレイン間が挿入されている。

次に上記のような構成でなるＲＯＭの動作を説明する。

まず、このＲＯＭの非動作時にはチップイネーブル信号
αが“１″レベルにされる。これによりｎチャネルＭＯ
Ｓトランジスタ２１が非導通状態となり、ノード２３の
充電は行われない。また信号αが“１′″レベルにされ
ることにより、ｎチャネルＭＯＳトランジスタ２６が導
通状態となり、このトランジスタ２６を介してノード２
３が“ＯＩＩレベルに放電される。従って、この期間で
はノード２３の電圧がアース電圧にＶｓｓにされ、この
ノード２３の電圧により、データ検出ノード１６を充電
するためのｎチャネルＭＯＳトランジスタ２１および２
８それぞれが非導通状態にされるので、このノード１６
には電圧は印加されない。

次にチップイネーブル信号αが゛′Ｏ″レベルにされる
。これによりｎチャネルＭＯＳトランジスタ２１が導通
状態となる。他方、この信号αによりｎチャネルＭＯＳ
トランジスタ２６が非導通状態となるので、２個のｎチ
ャネルＭＯＳトランジスタ２１．２２を介してノード２
３が充電される。従って、このノード２３の電圧はＶＤ
Ｄに向かって順次上昇する。そしてこのノード２３とア
ース電圧Ｖｓｓとの間に直列に挿入されている２個のｎ
チャネルＭＯＳトランジスタ２４および２５それぞれの
基板バイアス効果を加味した閾値電圧の和の電圧にこの
ノード２３の電圧が到達すると、ノード２３の電圧はそ
れ以上は上昇しない。

第２図は上記実施例回路におけるノード２３の電圧と各
トランジスタに流れる電流との関係を示した特性曲線図
である。図中の曲線ａはｎチャネルＭＯＳトランジスタ
２１もしくは２２に流れる電流の変化を示すものである
。トランジスタ２２はゲートとドレインが接続されてい
るので、このトランジスタ２２にはそのトレイン電圧、
すなわち少−ド２３の電圧が低い程電流が流れる。他方
、直列に接続されている２個のｎチャネルＭＯＳトラン
ジスタ２４．２５では、ノード２３の電圧がそれぞれの
基板バイアス効果を加味した閾値電圧の和を越えると、
曲線すに示すように、そこに流れる電流は急激に増加す
る。従って、ノード２３の電圧は上記曲線ａとｂの交点
の電圧にクランプされ、この値で安定する。ここでソー
スがアース電圧Ｖｓｓに接続されている方のｎチャネル
ＭＯＳトランジスタ２５では基板バイアス効果の影響を
受けないため、その閾値電圧は例えば設計値どうりの０
．８ｖになっている。ところがｎチャネルＭＯＳトラン
ジスタ２４は基板バイアス効果の影響を受けので、その
閾値電圧は、設計値０．８■よりも０．９Ｖだけ高い１
．７ｖ程度にされる。従って、安定状態におけるノード
２３の電圧は２．５ｖで安定する。

ここでノード１６を充電するｎチャネルＭＯＳトランジ
スタ２７もしくは２８では、それぞれの閾値電圧がｎチ
ャネルＭＯＳトランジスタ２４と同程度に基板バイアス
効果の影響を受け、設計値０．８ｖよりも０．９Ｖだけ
高い１．７ｖ程度にされる。

ノード２３はこのトランジスタ２７もしくは２８のゲー
トに接続されているので、このノード１６の電圧はノー
ド２３の電圧からトランジスタ２７もしくは２８の閾値
電圧弁だけ低下した値となる。ここでそれぞれ基板バイ
アス効果の影響を受けるトランジスタ２４と２７もしく
は２８の閾値電圧が互いに打ち消されるので、ノード１
Ｇには基板バイアス効果の影響を受けないトランジスタ
２５の閾値電圧に相当する０、８Ｖの電圧が得られる。

このようにノード１６には基板バイアス効果の影響を受
けないトランジスタの閾値電圧が得られるので、従来の
ように、プロセスパラメータの変動により製造工程でイ
オン注入量が変化したとしても、ノード１６の電圧変動
は極めて小さく押さえる、ことができる。この結果、製
造上のプロセスマージンを従来よりも大きくすることが
できる。

また、チップイネーブル信号αが゛Ｏ″レベルにされて
いるとき、電源電圧ＶＤＤとアース電圧Ｖｓｓとの間に
流れる直流電流は、ｎチャネルＭＯＳトランジスタ２２
の特性により非常に少なくて済む。しかしながら、ノー
ド２３の電圧がＯ■から２．５■まで上昇するとき、ｎ
チャネルＭＯＳトランジスタ２２は大量に負荷電流を流
すことができるので、データ読み出しの際にはこのノー
ド２３の電圧を所定電位に高速に設定することができ、
これによりビット線電位を高速に設定することができる
。

第３図はこの発明に係る記憶装置を上記実施例と同様に
ＥＰＲＯＭに実施した場合の他の例を示す回路図である
。この実施例では上記第１図の実施例回路において、ノ
ード２３とアース電圧Ｖｓｓとの間に新たにｎチャネル
ＭＯＳトランジスタ３１のソース、ドレイン間を挿入し
、このトランジスタ３１のゲートを上記２個のｎチャネ
ルＭＯＳトランジスタ２４と２５の直列接続ノード３２
に接続するようにしたものである。

この実施例ではトランジスタ３１を追加することにより
、トランジスタ２４と２５の直列接続ノード３２の電圧
がトランジスタ２５の閾値電圧に達すると、トランジス
タ３１が導通して、十分大きな電流がノード２３からア
ース電圧Ｖｓｓに引き込まれることになる。このため、
ノード２３とアース電圧Ｖｓｓとの間に流れる電流を同
程度にした場合、トランジスタ２４．２５および３１全
部が占める占有面積を第１図の場合のトランジスタ２４
．２５が占める占有面積よりも小さくすることができる
。

第４図はこの発明に係る記憶装置を上記実施例と同様に
ＥＰＲＯＭに実施した場合のさらに他の例を示す回路図
である。この実施例では上記第１図の実施例回路におい
て、電源電圧ＶＤＤとノード２３との間に新たにｎチャ
ネルＭＯＳトランジスタ３３のソース、ドレイン間を挿
入し、このトランジスタ３３のゲートには前記チップイ
ネーブル信号αを供給するようにしたものである。なお
、新たに追加されたトランジスタ３３のチャネル幅Ｗと
チャネル長しとの比Ｗ／Ｌは、］−ラランジッタ２のそ
れよりも十分小さくされている。

上記第１図の実施例回路において電源電圧ｖＤＤが５Ｖ
にされているときには問題とはならないが、ＶＤＤが例
えば３ｖというように低い電圧でこのＲＯＭを動作させ
るような場合にはｎチャネルＭＯＳトランジスタ２２の
閾値電圧が問題となる。すなわち、ノード２３の電圧は
最大でＶＤＤからトランジスタ２２の閾値電圧弁を差し
引いた電圧までしか上昇しない。そして電源電圧ｖＤＤ
の値を低くして使用すると、このトランジスタ２２の閾
値電圧による電圧低下が無視できなくなってしまう。そ
こで、この実施例ではトランジスタ３３を新たに追加す
ることにより上記トランジスタ２２の閾値電圧低下分を
補い、これにより電源マージンを増加するようにしたも
のである。すなわち、この場合のｐチャネル側の電流特
性は前記第２図中の曲線Ｃに示すようにトランジスタ３
３に流れる電流分だけ上側に平行移動する。なお、この
ときのノード２３における直流電圧はトランジスタ２４
と２５の閾値電圧の和の電圧になる。

この発明は上記各実施例に限定されるものではなく種々
の変形が可能であることはいうまでもない。例えば上記
各実施例ではこの発明をＥＰＲＯＭに実施した場合につ
いて説明したが、これはその他にＥ２　ＰＲＯＭ、ＭＮ
ＯＳ、ＥＡＲＯＭ等、データの書き換えが可能でありか
つ一度書き込まれたデータを不揮発的に保持する不揮発
性半導体記憶装置であり、データ読み出し時にドレイン
に印加される電圧によるストレスが発生するようなもの
であればどのような記憶装置に実施しても同様な効果を
得ることができる。また上記第３図の実施例回路にも第
４図の実施例回路で追加したトランジスタ３３を設けて
、低電圧動作時における電源マージンを増加させるよう
に構成してもよい。さらに、上記各実施例ではセンスア
ンプの入力ノード２９に接続された負荷回路としてｎチ
ャネルＭＯＳトランジスタ３０を用いる場合について説
明したが、これはどのような負荷回路を用いてもよい。

［発明の効果コ 以上説明したようにこの発明によれば、プロセスパラメ
ータが変動しても、データ読み出し時におけるビット線
電位を一定に設定することができ、かつデータ読み出し
の際にはビットｍ′！１位を所定電位に高速に設定する
ことができる不揮発性半導体記憶装置を提供することが
できる。

【図面の簡単な説明】

第１図はこの発明の不揮発性半導体記憶装置をＥＰＲＯ
Ｍに実施した場合の構成を示す回路図、第２図は上記実
施例を説明するための特性曲線図、第３図はこの発明の
不揮発性半導体記憶装置をＥＦＲＯＭに実施した場合の
他の構成を示す回路図、第４図はこの発明の不揮発性半
導体記憶装置をＥＰＲＯＭに実施した場合のさらに他の
構成を示す回路図、第５図は従来のＥＰＲＯＭの構成を
示す回路図である。 １１・・・メモリセル用ＭＯＳトランジスタ、１２・・
・ロウデコーダ、第３・・・ワード線、１４・・・ビッ
ト線、１６・・・データ検出ノード、２０・・・バイア
ス回路、２１．２２゜３０、３３・・・ｐチャネルＭＯ
Ｓトランジスタ、２３・・・ノード、２４．２５．２６
．３１・ｎチャネルＭＯＳトランジスタ、２７．２８・
・・ｎチャネルＭＯＳトランジスタ（ビット線充電用の
ＭＯＳトランジスタ）、２９・・・センスアンプの入力
ノード。 出願人代理人　弁理士　鈴江武彦 一電圧（Ｖ） 第２図

Claims (2)

【特許請求の範囲】
1. （１）ゲートおよびドレインが第１のノードに共通に接
   続されソースが電源電圧に結合されたｐチャネル型の第
   １のＭＯＳトランジスタと、それぞれゲートとドレイン
   が接続され上記第１のノードと基準電圧との間に直列に
   挿入されたｎチャネル型の第２および第３のＭＯＳトラ
   ンジスタと、不揮発性メモリセルのドレインが結合され
   たビット線と、一端が電源電圧に結合され、他端が上記
   ビット線に、ゲートが上記第１のノードにそれぞれ接続
   されたビット線充電用のｎチャネル型の第４のＭＯＳト
   ランジスタとを具備したことを特徴とする不揮発性半導
   体記憶装置。
2. （２）前記第１のノードと電源電圧との間には前記第１
   のＭＯＳトランジスタと並列に、制御信号がゲートに供
   給されるｐチャネル型の第５のＭＯＳトランジスタが挿
   入されている特許請求の範囲第１項に記載の不揮発性半
   導体記憶装置。（３）前記第１のノードと基準電圧との
   間には、前記第２および第３のＭＯＳトランジスタの直
   列接続点の信号がゲートに供給されるｎチャネル型の第
   ６のＭＯＳトランジスタが挿入されている特許請求の範
   囲第１項に記載の不揮発性半導体記憶装置。