JPH02188854A - 大規模集積回路 - Google Patents
大規模集積回路Info
- Publication number
- JPH02188854A JPH02188854A JP925689A JP925689A JPH02188854A JP H02188854 A JPH02188854 A JP H02188854A JP 925689 A JP925689 A JP 925689A JP 925689 A JP925689 A JP 925689A JP H02188854 A JPH02188854 A JP H02188854A
- Authority
- JP
- Japan
- Prior art keywords
- write control
- control signal
- register
- registers
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318522—Test of Sequential circuits
- G01R31/31853—Test of registers
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Multi Processors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、複数のラッチを基本記憶要素として構成され
た複数のレジスタをＣＰＵからのデータの出力ポートと
して内蔵する大規模集積回路（以下、ＬＳＩと略す）に
関する。
た複数のレジスタをＣＰＵからのデータの出力ポートと
して内蔵する大規模集積回路（以下、ＬＳＩと略す）に
関する。
〈従来の技術〉
従来、この種のＬＳＩのレジスタを構成するラッチとし
て、例えば第２図に示すようなものがある。
て、例えば第２図に示すようなものがある。
このラッチ１１は、入力側の２個のＡＮＤゲート１２．
１３と両ＡＮＤゲートの出力を受ける出力側のＯＲゲー
ト１４からなり、一方のＡＮＤゲート１２にデータ信号
りを入力し、かつ書き込み制御信号ＧをＮＯＴＯＲゲー
ト１４転して入力する一方、他方のＡＮＤゲー）１３に
上記書き込み制御信号Ｇを入力し、かつ上記ＯＲゲート
１４の出力信号Ｑをフィードバック入力している。上記
ラッチの人、出力の関係は、図中の真理値表のようにな
り、書き込み制御信号Ｇが“Ｉ”なら、入力側のデータ
信号りの“０”どビに拘らず直前の出力信号Ｑｎが保持
されて出力され、書き込み制御信号Ｇが“０”なら、入
力端のデータ信号りがそのまま出力される。
１３と両ＡＮＤゲートの出力を受ける出力側のＯＲゲー
ト１４からなり、一方のＡＮＤゲート１２にデータ信号
りを入力し、かつ書き込み制御信号ＧをＮＯＴＯＲゲー
ト１４転して入力する一方、他方のＡＮＤゲー）１３に
上記書き込み制御信号Ｇを入力し、かつ上記ＯＲゲート
１４の出力信号Ｑをフィードバック入力している。上記
ラッチの人、出力の関係は、図中の真理値表のようにな
り、書き込み制御信号Ｇが“Ｉ”なら、入力側のデータ
信号りの“０”どビに拘らず直前の出力信号Ｑｎが保持
されて出力され、書き込み制御信号Ｇが“０”なら、入
力端のデータ信号りがそのまま出力される。
さて、上記ラッチ１１を書き込み制御信号線を共通端子
Ｇとして８個並列に組み込んだものが、第３図に示すレ
ジスタである。このレジスタ夏６は、リセット信号端子
を有さず。書き込み制御信号端子Ｇに入力される書き込
み制御信号Ｇの立ち下がりに同期して、第４図のタイミ
ングチャートに示すように入力側の８ビツトのデータ信
号Ｄ（ＤＯ〜Ｄ７）を取り込みこれを８ビツトの出力信
号Ｑ（ＱＯ〜Ｑ７）として次の互の立ち下がりまで出力
し続ける。そして、上記レジスタ１６は、リセット信号
端子のない上記ラッチ１１で構成されるので、リセット
信号端子を有するフリップフロップを基本基本要素とし
て構成されたレジスタに比べてチップ面積が１／４〜１
／３で済むという利点がある。
Ｇとして８個並列に組み込んだものが、第３図に示すレ
ジスタである。このレジスタ夏６は、リセット信号端子
を有さず。書き込み制御信号端子Ｇに入力される書き込
み制御信号Ｇの立ち下がりに同期して、第４図のタイミ
ングチャートに示すように入力側の８ビツトのデータ信
号Ｄ（ＤＯ〜Ｄ７）を取り込みこれを８ビツトの出力信
号Ｑ（ＱＯ〜Ｑ７）として次の互の立ち下がりまで出力
し続ける。そして、上記レジスタ１６は、リセット信号
端子のない上記ラッチ１１で構成されるので、リセット
信号端子を有するフリップフロップを基本基本要素とし
て構成されたレジスタに比べてチップ面積が１／４〜１
／３で済むという利点がある。
従来のＬＳＩの出力ボート部は、かかる利点をもつ上記
レジスタ１６をＣＰＵの出力ポートとして複数個備えて
、第５図のように構成されている。
レジスタ１６をＣＰＵの出力ポートとして複数個備えて
、第５図のように構成されている。
即ち、ＬＳＩの各レジスタ１６ａ、 １６ｂ、 １６ｃ
ｍに、図示しないＣＰＵから８ビツトのデータバス１７
を経てデータが供給され、各レジスタはその端子ＧにＣ
ＰＵからの書き込み制御信号Ｇを受けて上記データを格
納し、かつ格納したデータをＬＳＩ内の出力ポートとし
て出力する。
ｍに、図示しないＣＰＵから８ビツトのデータバス１７
を経てデータが供給され、各レジスタはその端子ＧにＣ
ＰＵからの書き込み制御信号Ｇを受けて上記データを格
納し、かつ格納したデータをＬＳＩ内の出力ポートとし
て出力する。
〈発明が解決しようとする課題〉
一般に、リセット信号端子のないレジスタは、電源投入
時の出力Ｑが、第２図の真理値表からも判かるように確
定しない。そのため、上記従来のＬＳＩ（第５図参照）
では、電源投入時に各レジスタｌ ６ａ、 １６ｂ、
１６ｃ、・・・の端子Ｇにそのレジスタに対応する番地
ａ、ｂ、ｃ、・・・をもつ書き込み制御信号ＧをＣＰＵ
から順次入力して、データバス１７上のデータを格納さ
せ、出力Ｑを確定する必要がある。そして、各レジスタ
の出力Ｑの確定は、出荷時等の多量のＬＳＩのデバイス
テストにおけるテスト時間、ステップを短縮するために
特に迅速に行なわねばならない。しかるに、上記従来の
ＬＳＩでは、上述の如く各レジスタの端子ＧにＣＰＵか
らａ番地、ｂ番地、Ｃ番地、・・・という具合に書き込
み信号Ｇを順次出力して、１つずつデータを書き込んで
いかねばならぬため、全レジスタの出力を確定させるに
は数ｌＯパターンのサイクルが必要になるという問題が
ある。一方、出力を迅速に確定させるべくリセット信号
端子材のレジスタを用いると、ゲート数の増加に伴って
チップ面積が３〜４倍になってＬＳＩの小型、コンパク
ト化が図れなくなるうえ、製造コストが上昇するという
問題がある。
時の出力Ｑが、第２図の真理値表からも判かるように確
定しない。そのため、上記従来のＬＳＩ（第５図参照）
では、電源投入時に各レジスタｌ ６ａ、 １６ｂ、
１６ｃ、・・・の端子Ｇにそのレジスタに対応する番地
ａ、ｂ、ｃ、・・・をもつ書き込み制御信号ＧをＣＰＵ
から順次入力して、データバス１７上のデータを格納さ
せ、出力Ｑを確定する必要がある。そして、各レジスタ
の出力Ｑの確定は、出荷時等の多量のＬＳＩのデバイス
テストにおけるテスト時間、ステップを短縮するために
特に迅速に行なわねばならない。しかるに、上記従来の
ＬＳＩでは、上述の如く各レジスタの端子ＧにＣＰＵか
らａ番地、ｂ番地、Ｃ番地、・・・という具合に書き込
み信号Ｇを順次出力して、１つずつデータを書き込んで
いかねばならぬため、全レジスタの出力を確定させるに
は数ｌＯパターンのサイクルが必要になるという問題が
ある。一方、出力を迅速に確定させるべくリセット信号
端子材のレジスタを用いると、ゲート数の増加に伴って
チップ面積が３〜４倍になってＬＳＩの小型、コンパク
ト化が図れなくなるうえ、製造コストが上昇するという
問題がある。
そこで、本発明の目的は、リセット信号端子なしのレジ
スタを用いた新規な回路構成によって、チップサイズの
小型化と製造コストの低減を図りつつ、全レジスタの出
力を数パターンで迅速に確定させることができるＬＳＩ
を提供することである。
スタを用いた新規な回路構成によって、チップサイズの
小型化と製造コストの低減を図りつつ、全レジスタの出
力を数パターンで迅速に確定させることができるＬＳＩ
を提供することである。
〈課題を解決するだめの手段〉
上記目的を達成するため、本発明の大規模集積回路は、
複数のラッチを基本記憶要素として構成され、リセット
信号端子を有さず書き込み制御信号端子を有して、ＣＰ
Ｕからのデータの出力ポートをなす複数のレジスタと、
これらの各レジスタに夫々接続され、その各レジスタへ
の書き込み制御信号と全レジスタに共通の書き込み制御
信号との論理和をとり、この論理和をそのレジスタの書
き込み制御信号端子に出力するＯＲゲートを備えて、上
記共通の書き込み制御信号によって１回で全レジスタへ
の書き込みを可能ならしめた。
複数のラッチを基本記憶要素として構成され、リセット
信号端子を有さず書き込み制御信号端子を有して、ＣＰ
Ｕからのデータの出力ポートをなす複数のレジスタと、
これらの各レジスタに夫々接続され、その各レジスタへ
の書き込み制御信号と全レジスタに共通の書き込み制御
信号との論理和をとり、この論理和をそのレジスタの書
き込み制御信号端子に出力するＯＲゲートを備えて、上
記共通の書き込み制御信号によって１回で全レジスタへ
の書き込みを可能ならしめた。
く作用〉
いま、各レジスタに接続されたＯＲゲートの一方の入力
端子に全レジスタに共通の書き込み制御信号を夫々人力
する。すると、ＯＲゲートは、他方の入力端子に入力さ
れるそのレジスタへの書き込み制御信号の有無に拘らず
、そのレジスタの書き込み制御信号端子に書き込み制御
信号を出力する。そうすると、各レジスタにＣＰＵから
入力されるデータが同時−斉に書き込まれ、１回で全レ
ジスタへの書き込み即ち電源投入時等における出力ポー
トの初期値設定が終了する。一方、各レジスタに接続さ
れたＯＲゲートの一方の入力端子に、全レジスタに共通
の書き込み制御信号を入力しない場合は、ＯＲゲートは
、他方の入力端子に入力されるそのレジスタへの書き込
み制御信号を、そのままそのレジスタの書き込み制御信
号端子に出力する。従って、各レジスタにＣＰＵから入
力されるデータが、そのレジスタへの書き込み制御信号
に同期して個々に書き込まれる。
端子に全レジスタに共通の書き込み制御信号を夫々人力
する。すると、ＯＲゲートは、他方の入力端子に入力さ
れるそのレジスタへの書き込み制御信号の有無に拘らず
、そのレジスタの書き込み制御信号端子に書き込み制御
信号を出力する。そうすると、各レジスタにＣＰＵから
入力されるデータが同時−斉に書き込まれ、１回で全レ
ジスタへの書き込み即ち電源投入時等における出力ポー
トの初期値設定が終了する。一方、各レジスタに接続さ
れたＯＲゲートの一方の入力端子に、全レジスタに共通
の書き込み制御信号を入力しない場合は、ＯＲゲートは
、他方の入力端子に入力されるそのレジスタへの書き込
み制御信号を、そのままそのレジスタの書き込み制御信
号端子に出力する。従って、各レジスタにＣＰＵから入
力されるデータが、そのレジスタへの書き込み制御信号
に同期して個々に書き込まれる。
〈実施例〉
第１図は本発明によるＬＳＩ（大規模集積回路）の出力
ポート部の一例を示す回路図であり、ｌａｌ ｂ、 ｌ
ｃ、・・・は夫々基本記憶要素たる８個のラッチで構
成され、リセット信号端子を有さす書き込み制御信号端
子Ｇを有して、ＣＰＵ（図示せず）から８ビツトのデー
タバス２を経て出力されるデータを格納するレジスタ、
３ ａ、３ ｂ、 ３ ｃ、・・・はこれらのレジスタ
ｌａ、ｌｂ、ｌｃ、に夫々接続され、ａ、ｂ、ｃ、−・
・番地で指定される各レジスタへの書き込み制御信号Ｇ
ａ、Ｇｂ、Ｇｃ、とＸ番地で指定される全レジスタに共
通の書き込み制御部信号Ｇｘとの論理和をとり、この論
理和をそのレジスタの書き込み制御信号端子Ｇに出力す
るＯＲゲートである。
ポート部の一例を示す回路図であり、ｌａｌ ｂ、 ｌ
ｃ、・・・は夫々基本記憶要素たる８個のラッチで構
成され、リセット信号端子を有さす書き込み制御信号端
子Ｇを有して、ＣＰＵ（図示せず）から８ビツトのデー
タバス２を経て出力されるデータを格納するレジスタ、
３ ａ、３ ｂ、 ３ ｃ、・・・はこれらのレジスタ
ｌａ、ｌｂ、ｌｃ、に夫々接続され、ａ、ｂ、ｃ、−・
・番地で指定される各レジスタへの書き込み制御信号Ｇ
ａ、Ｇｂ、Ｇｃ、とＸ番地で指定される全レジスタに共
通の書き込み制御部信号Ｇｘとの論理和をとり、この論
理和をそのレジスタの書き込み制御信号端子Ｇに出力す
るＯＲゲートである。
上記各レジスタ１ ａ、 １ ｂ、 １ ｃ、・・・は
、従来例と同じラッチ（第２図１１参照）を基本記憶要
素として、従来と同様（第３図参照）に構成され、書き
込み制御信号端子Ｇに入力される書き込み制御信号Ｇの
立ち下がりに同期して、第４図と同様に８ビツトのデー
タＤ（ＤＯ〜Ｄ７）を取り込み、これを８ビツトの出力
データＱ（ＱＯ−Ｑ７）として次の制御信号Ｇの立ち下
がりまで出力し続ける。また、上記各ＯＲゲ３ ａ、
３ ｂ、 ３ ｃ、・・・は、一方の入力端子に立ち下
がり変化する上記全レジスタに共通の書き込み制御信号
Ｇｘが入力されると、他方の入力端子に入力される立下
がり変化する書き込み制御信号Ｇａ、Ｇｂ、Ｇｃ、の有
無に拘らず、そのレジスタに立ち下がり変化する書き込
み制御信号Ｇを出力する。
、従来例と同じラッチ（第２図１１参照）を基本記憶要
素として、従来と同様（第３図参照）に構成され、書き
込み制御信号端子Ｇに入力される書き込み制御信号Ｇの
立ち下がりに同期して、第４図と同様に８ビツトのデー
タＤ（ＤＯ〜Ｄ７）を取り込み、これを８ビツトの出力
データＱ（ＱＯ−Ｑ７）として次の制御信号Ｇの立ち下
がりまで出力し続ける。また、上記各ＯＲゲ３ ａ、
３ ｂ、 ３ ｃ、・・・は、一方の入力端子に立ち下
がり変化する上記全レジスタに共通の書き込み制御信号
Ｇｘが入力されると、他方の入力端子に入力される立下
がり変化する書き込み制御信号Ｇａ、Ｇｂ、Ｇｃ、の有
無に拘らず、そのレジスタに立ち下がり変化する書き込
み制御信号Ｇを出力する。
逆に、一方の入力端子に上記共通の書き込み制御信号Ｇ
Ｘが入力されない場合は、他方の入力端子に受ける上記
書き込み制御信号Ｇａ、Ｇｂ、Ｇｃ、・・・をそのまま
レジスタへ出力する。
Ｘが入力されない場合は、他方の入力端子に受ける上記
書き込み制御信号Ｇａ、Ｇｂ、Ｇｃ、・・・をそのまま
レジスタへ出力する。
上記構成のＬＳＩの動作は、次のとおりである。
いま、各ＯＲゲート３ ａ、 ３ ｂ、 ３ ｃ、・・
・の一方の入力端子にＣＰｔＪから共通の信号線５を介
して全レジスタに共通の書き込み制御信号ＧＸを入力す
る。
・の一方の入力端子にＣＰｔＪから共通の信号線５を介
して全レジスタに共通の書き込み制御信号ＧＸを入力す
る。
すると、各ＯＲゲートは、他方の入力端子に入力される
そのレジスタへの書き込み制御信号の有無に拘らず、そ
のレジスタの書き込み制御信号端子Ｇに立ち下がり変化
する書き込み制御信号を出力する。そうすると、各レジ
スタｌａ、ｌｂ、ｌｃ、・・・にＣＰＵから入力される
例えば８ビツトの“０”からなるデータＤが同時−斉に
書き込まれ、１回で全レジスタへの書き込み即ちＬＳＩ
４の電源投入時における出力ポートのデータの初期値設
定が終了する。一方、各ＯＲゲート３ ａ、 ３ ｂ、
３ ｃ、・・・の一方の入力端子に全レジスタに共通
の書き込み制御信号Ｇｘを入力しない場合は、各ＯＲゲ
ートは、ＣＰＵから他方の入力端子に受けるそのレジス
タへの書き込み制御信号Ｇａ、Ｇｂ、σＣ１・・・を、
そのままそのレジスタの書き込み制御信号端子Ｇに出力
する。
そのレジスタへの書き込み制御信号の有無に拘らず、そ
のレジスタの書き込み制御信号端子Ｇに立ち下がり変化
する書き込み制御信号を出力する。そうすると、各レジ
スタｌａ、ｌｂ、ｌｃ、・・・にＣＰＵから入力される
例えば８ビツトの“０”からなるデータＤが同時−斉に
書き込まれ、１回で全レジスタへの書き込み即ちＬＳＩ
４の電源投入時における出力ポートのデータの初期値設
定が終了する。一方、各ＯＲゲート３ ａ、 ３ ｂ、
３ ｃ、・・・の一方の入力端子に全レジスタに共通
の書き込み制御信号Ｇｘを入力しない場合は、各ＯＲゲ
ートは、ＣＰＵから他方の入力端子に受けるそのレジス
タへの書き込み制御信号Ｇａ、Ｇｂ、σＣ１・・・を、
そのままそのレジスタの書き込み制御信号端子Ｇに出力
する。
従って、そのレジスタへの書き込み制御信号に同期して
、各レジスタにＣＰＵから入力される例えば８ビツトの
次のデータＤが個々に書き込まれる。
、各レジスタにＣＰＵから入力される例えば８ビツトの
次のデータＤが個々に書き込まれる。
このように、上記実施例では、リセット信号端子のない
小型かつ安価な複数のレジスタ１ ａ、 １ ｂ。
小型かつ安価な複数のレジスタ１ ａ、 １ ｂ。
ｌｃ、−に夫々ＯＲゲート３ ａ、 ３ ｂ、 ３ ａ
、・−・を接続し、各ＯＲゲートでＣＰＵから入力され
るそのレジスタへの書き込み制御信号Ｇａ、Ｇｂ、Ｇｃ
、・・・と全レジスタに共通の書き込み制御信号ＧＸと
の論理和をとり、この論理和をそのレジスタの書き込み
制御信号端子Ｇに出力しているので、電源投入時等に上
記共通の書き込み制御信号ＧＸによって１回で全レジス
タにデータの初期値が設定でき、従来例に比して格段に
迅速に数パターンで出力ポートのデータが確定するので
、ＬＳＩのチップサイズの小型化と製造コストの低減を
図りつつ、テストパターン長の短縮ひいてはＬＳＩの開
発効率の向上を図ることができる。
、・−・を接続し、各ＯＲゲートでＣＰＵから入力され
るそのレジスタへの書き込み制御信号Ｇａ、Ｇｂ、Ｇｃ
、・・・と全レジスタに共通の書き込み制御信号ＧＸと
の論理和をとり、この論理和をそのレジスタの書き込み
制御信号端子Ｇに出力しているので、電源投入時等に上
記共通の書き込み制御信号ＧＸによって１回で全レジス
タにデータの初期値が設定でき、従来例に比して格段に
迅速に数パターンで出力ポートのデータが確定するので
、ＬＳＩのチップサイズの小型化と製造コストの低減を
図りつつ、テストパターン長の短縮ひいてはＬＳＩの開
発効率の向上を図ることができる。
なお、上記実施例では、ＣＰＵの出力ポートたる複数の
レジスタをＬＳＩの演算データの入力等に用いることも
できる。また、本発明が図示の実施例に限られないのは
いうまでもない。
レジスタをＬＳＩの演算データの入力等に用いることも
できる。また、本発明が図示の実施例に限られないのは
いうまでもない。
〈発明の効果〉
以上の説明で明らかなように、本発明のＬＳＩは、ラッ
チを基本記憶要素とするリセット信号端子のない小型か
つ安価な複数のレジスタをＣＰＵのデータ出力ポートと
し、上記各レジスタに接続したＯＲゲートで、そのレジ
スタへの書き込み制御信号と全レジスタに共通の書き込
み制御信号との論理和をとって、この論理和をそのレジ
スタの書き込み制御信号端子に出力するようにしている
ので、上記共通の書き込み制御信号によって電源投入時
等に１回で全レジスタの初期値が設定でき、ＬＳＩの小
型化と低廉化を図りつつ、テストパターン長等の短縮ひ
いてはＬＳＩの開発効率の向上を図ることができる。
チを基本記憶要素とするリセット信号端子のない小型か
つ安価な複数のレジスタをＣＰＵのデータ出力ポートと
し、上記各レジスタに接続したＯＲゲートで、そのレジ
スタへの書き込み制御信号と全レジスタに共通の書き込
み制御信号との論理和をとって、この論理和をそのレジ
スタの書き込み制御信号端子に出力するようにしている
ので、上記共通の書き込み制御信号によって電源投入時
等に１回で全レジスタの初期値が設定でき、ＬＳＩの小
型化と低廉化を図りつつ、テストパターン長等の短縮ひ
いてはＬＳＩの開発効率の向上を図ることができる。
第１図は本発明によるＬＳＩの出力ボート部の一例を示
す回路図、第２図は上記ＬＳＩのレジスタを構成するラ
ッチの回路図、第３図は上記レジスタを示す図、第４図
は上記レジスタの動作を示すタイミングチャート、第５
図は従来のＬＳＩの出力ボート部を示す回路図である。 １ ａ、 １ ｂ、 ｌ ｃ、・・・・・・レジスタ、
２・・・データバス、３ ａ、 ３ ｂ、 ３ ｃ、−
−ＯＲゲート、４−＝ＬＳＩ。 第 図 第 図
す回路図、第２図は上記ＬＳＩのレジスタを構成するラ
ッチの回路図、第３図は上記レジスタを示す図、第４図
は上記レジスタの動作を示すタイミングチャート、第５
図は従来のＬＳＩの出力ボート部を示す回路図である。 １ ａ、 １ ｂ、 ｌ ｃ、・・・・・・レジスタ、
２・・・データバス、３ ａ、 ３ ｂ、 ３ ｃ、−
−ＯＲゲート、４−＝ＬＳＩ。 第 図 第 図
Claims (1)
- （１）複数のラッチを基本記憶要素として構成され、リ
セット信号端子を有さず書き込み制御信号端子を有して
、ＣＰＵの出力ポートをなす複数のレジスタと、これら
の各レジスタに夫々接続され、その各レジスタへの書き
込み制御信号と全レジスタに共通の書き込み制御信号と
の論理和をとり、この論理和をそのレジスタの書き込み
制御信号端子に出力するＯＲゲートを備えて、上記共通
の書き込み制御信号によって１回で全レジスタへの書き
込みを可能ならしめた大規模集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP925689A JPH02188854A (ja) | 1989-01-17 | 1989-01-17 | 大規模集積回路 |
| EP19900100851 EP0379155A3 (en) | 1989-01-17 | 1990-01-16 | Large scale integration circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP925689A JPH02188854A (ja) | 1989-01-17 | 1989-01-17 | 大規模集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02188854A true JPH02188854A (ja) | 1990-07-24 |
Family
ID=11715338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP925689A Pending JPH02188854A (ja) | 1989-01-17 | 1989-01-17 | 大規模集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0379155A3 (ja) |
| JP (1) | JPH02188854A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4766593A (en) * | 1986-12-22 | 1988-08-23 | Motorola, Inc. | Monolithically integrated testable registers that cannot be directly addressed |
-
1989
- 1989-01-17 JP JP925689A patent/JPH02188854A/ja active Pending
-
1990
- 1990-01-16 EP EP19900100851 patent/EP0379155A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0379155A2 (en) | 1990-07-25 |
| EP0379155A3 (en) | 1992-01-29 |
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