JPS61246844A - バイボ−ラセミカスタムｌｓｉ - Google Patents
バイボ−ラセミカスタムｌｓｉInfo
- Publication number
- JPS61246844A JPS61246844A JP60087972A JP8797285A JPS61246844A JP S61246844 A JPS61246844 A JP S61246844A JP 60087972 A JP60087972 A JP 60087972A JP 8797285 A JP8797285 A JP 8797285A JP S61246844 A JPS61246844 A JP S61246844A
- Authority
- JP
- Japan
- Prior art keywords
- data
- latch
- address
- gate
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラセミカスタムＬＳＩに関し、特に
レジスタファイルに関するものである。
レジスタファイルに関するものである。
従来、この種のレジスタ・ファイルは第２図に示すよう
にマスタスレーブ構成となっている。第２図は１ビツト
４ワード構成のレジスタファイルである。スキャン動作
について説明する。シフト制御信号（スキャン制御信号
）２００を論理′１″、シフトインデータ２０１を論理
１１″、書き込みアドレス２０３．２０４を論理ゝ０“
、書込制御信号２０５を論理１１″、かつ読出アドレス
２０７ 、２０８を論理９０′′にする。２０２は書込
データである。一方、同時にクロック２０６を論理ゝＯ
“から論理１１”に変えることにより、データ用スレー
ブラッチ５５に論理ゝ１“が書込まれて、かつ読出デー
タ２０９に論理′１′が読み出される。５０はデータ用
マスタラッチ、５１〜５４はアドレス用マスタラッチ、
５６〜５８はデータ用スレーブラッチ、５９〜６１はＲ
■ゲートである。また６２はＯＲゲート、６３は書込ア
ドレスデコーダ、６４は論理ゝ１“クランプ用回路、６
５はＮＡＮＤゲートである。また６６はスレーブラッチ
用クロック微分回路、６７は読出アドレスデコーダ、６
８〜７１は分りゲート、７２はＯＲゲートである。
にマスタスレーブ構成となっている。第２図は１ビツト
４ワード構成のレジスタファイルである。スキャン動作
について説明する。シフト制御信号（スキャン制御信号
）２００を論理′１″、シフトインデータ２０１を論理
１１″、書き込みアドレス２０３．２０４を論理ゝ０“
、書込制御信号２０５を論理１１″、かつ読出アドレス
２０７ 、２０８を論理９０′′にする。２０２は書込
データである。一方、同時にクロック２０６を論理ゝＯ
“から論理１１”に変えることにより、データ用スレー
ブラッチ５５に論理ゝ１“が書込まれて、かつ読出デー
タ２０９に論理′１′が読み出される。５０はデータ用
マスタラッチ、５１〜５４はアドレス用マスタラッチ、
５６〜５８はデータ用スレーブラッチ、５９〜６１はＲ
■ゲートである。また６２はＯＲゲート、６３は書込ア
ドレスデコーダ、６４は論理ゝ１“クランプ用回路、６
５はＮＡＮＤゲートである。また６６はスレーブラッチ
用クロック微分回路、６７は読出アドレスデコーダ、６
８〜７１は分りゲート、７２はＯＲゲートである。
上述した従来のレジスタファイルは、スキャン動作時、
書込みアドレス及び読出アドレスを固定しなければなら
ないため、同時に全ワードスキャン動作ができないとい
う欠点があった。
書込みアドレス及び読出アドレスを固定しなければなら
ないため、同時に全ワードスキャン動作ができないとい
う欠点があった。
本発明は前記問題点を解消するもので、アドレスに無関
係にラッチ内の状態をスキャンアウトできるバイポーラ
セミカスタムＬＳＩを提供するものである。
係にラッチ内の状態をスキャンアウトできるバイポーラ
セミカスタムＬＳＩを提供するものである。
本発明はアドレスデコーダ回路、アドレスマスタラッチ
、データマスタラッチ、データスレーブラッチ、マスタ
及びスレーブラッチ用クロック微分回路及び出力選択回
路とからなり、前記全ラッチにスキャン機能を有するレ
ジスタファイルを備えたことを特徴とするバイポーラセ
ミカスタムＬＳＩである。
、データマスタラッチ、データスレーブラッチ、マスタ
及びスレーブラッチ用クロック微分回路及び出力選択回
路とからなり、前記全ラッチにスキャン機能を有するレ
ジスタファイルを備えたことを特徴とするバイポーラセ
ミカスタムＬＳＩである。
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示す１ビット４ワ−）’構
成のレジスタファイルである。書込データ１００はデー
タ用マスタラッチ１内のゲートＩＢに接続される。書込
アドレス１０１，１０２及び書込制御信号１０３は書込
アドレスデコーダ１０に接続される。
成のレジスタファイルである。書込データ１００はデー
タ用マスタラッチ１内のゲートＩＢに接続される。書込
アドレス１０１，１０２及び書込制御信号１０３は書込
アドレスデコーダ１０に接続される。
書込アドレスデコーダ１０の４本の出力はそれぞれアド
レス用マスタラッチ２．３．４．５内のゲート２Ｂ。
レス用マスタラッチ２．３．４．５内のゲート２Ｂ。
３Ｂ＋４８ｓ５Ｂに接続される。
スキャンインデータ１０４はアドレス用マスタラッチ５
内のグー） ５Ｃに接続される。スキャン制御信号１０
５は腕ゲート１２に接続され、に■ゲート１２の１正“
の出力はデータ用マスタラッチ１内のグー）ｌｃ、アド
レス用マスタラッチ２．３．４．５内のゲ） ２ｃ ＊
３ｃ １４ｃ＊ ５ｃ及びデータ用スレーブラッチ６
゜７、８．９内のグー） ６Ｃ１７ｃ、８Ｃ，９Ｃに接
続される。
内のグー） ５Ｃに接続される。スキャン制御信号１０
５は腕ゲート１２に接続され、に■ゲート１２の１正“
の出力はデータ用マスタラッチ１内のグー）ｌｃ、アド
レス用マスタラッチ２．３．４．５内のゲ） ２ｃ ＊
３ｃ １４ｃ＊ ５ｃ及びデータ用スレーブラッチ６
゜７、８．９内のグー） ６Ｃ１７ｃ、８Ｃ，９Ｃに接
続される。
又分のゲート１２の１負“の出力はデータ用マスタラッ
チ１内のゲート１Ｂ、アドレス用マスタラッチ２．３，
４．５内のグー） ２ｎ ｅ ３Ｂ ｍ ４Ｂ ＊ ５
ｎ ｓデータ用スレーブラッチ６．７，８．９内のゲー
ト６Ｂ、７Ｂ、８Ｂ＋９Ｂに接続される。
チ１内のゲート１Ｂ、アドレス用マスタラッチ２．３，
４．５内のグー） ２ｎ ｅ ３Ｂ ｍ ４Ｂ ＊ ５
ｎ ｓデータ用スレーブラッチ６．７，８．９内のゲー
ト６Ｂ、７Ｂ、８Ｂ＋９Ｂに接続される。
クロック１０６はマスタラッチ用クロック微分回路１１
及びスレーブラッチ用クロック微分回路１３に接続され
、各回路１１ 、１３の１正“の出力はデータ用マスタ
ラッチ１内のゲート１人及びアドレス用マスタラッチ２
，３，４．５内のグー） ２Ａ ＊ ３Ａ ＃ ４Ａ
ｓ ５Ａの一方の入力に接続される。マスタラッチ用ク
ロック微分回路１１の１負“の出力はデータ用マスタラ
ッチ内１のゲートＩＡ及びアドレス用マスタラッチ２，
３，４゜５内のグー） ２Ａ１３ＡＩ４Ａ＃５Ａの他方
の入力に接続される。
及びスレーブラッチ用クロック微分回路１３に接続され
、各回路１１ 、１３の１正“の出力はデータ用マスタ
ラッチ１内のゲート１人及びアドレス用マスタラッチ２
，３，４．５内のグー） ２Ａ ＊ ３Ａ ＃ ４Ａ
ｓ ５Ａの一方の入力に接続される。マスタラッチ用ク
ロック微分回路１１の１負“の出力はデータ用マスタラ
ッチ内１のゲートＩＡ及びアドレス用マスタラッチ２，
３，４゜５内のグー） ２Ａ１３ＡＩ４Ａ＃５Ａの他方
の入力に接続される。
又スレーブラッチ用微分回路１３の１正“の出力はデー
タ用スレーブラッチ６．７，８．９内のゲート６Ａ。
タ用スレーブラッチ６．７，８．９内のゲート６Ａ。
７Ａ１８ＡＩ９人の一方の入力に接続され、スレーブラ
ッチ用微分回路１３の１負“の出力はデータ用スレーブ
ラッチ６．７，８．９内のゲート６Ａ１７ＡＪＡ＃９Ａ
の他方の入力に接続される。
ッチ用微分回路１３の１負“の出力はデータ用スレーブ
ラッチ６．７，８．９内のゲート６Ａ１７ＡＪＡ＃９Ａ
の他方の入力に接続される。
データ用マスタラッチ１の出力はデータ用スレーブラッ
チ６．７，８，９．１０内のグー） ６Ｂ＃７Ｂ１８Ｂ
１９Ｂに接続される。
チ６．７，８，９．１０内のグー） ６Ｂ＃７Ｂ１８Ｂ
１９Ｂに接続される。
アドレス用マスタラッチ２．３，４．５の出力はそれぞ
れデータ用スレーブラッチ６．７，８．９内のゲート６
Ａ＃７Ａ１８Ａ＃９Ａのクロックイネーブルとなる。
れデータ用スレーブラッチ６．７，８．９内のゲート６
Ａ＃７Ａ１８Ａ＃９Ａのクロックイネーブルとなる。
データ用スレーブラッチ６．７，８．９の出力はそれぞ
れ分のゲート１５，１６，１７．１８の一方の入力に接
続される。
れ分のゲート１５，１６，１７．１８の一方の入力に接
続される。
読出アドレス１０７，１０８は読出アドレスデコーダ１
４に接続され、読出アドレスデコーダ１４の４本の出力
はそれぞれＲ■ゲグー１５，１６，１７．１８の他方の
入力となる。腕グー） １５，１６，１７．１８はＯＲ
ゲート１９の入力に接続され、ＯＲゲート１９の出力は
読出データ１１０となる。
４に接続され、読出アドレスデコーダ１４の４本の出力
はそれぞれＲ■ゲグー１５，１６，１７．１８の他方の
入力となる。腕グー） １５，１６，１７．１８はＯＲ
ゲート１９の入力に接続され、ＯＲゲート１９の出力は
読出データ１１０となる。
アドレス用マスタラッチ５内のグー） ５Ｅの出力はア
ドレス用マスタラッチ４内のグー） ４ｃに接続され、
アドレス用マスタラッチ４内のゲート４Ｅの出力はアド
レス用マスタラッチ３内のグー） ３ｃに接続され、ア
ドレス用マスタラッチ３内のゲート３Ｅの出力はアドレ
ス用マスタラッチ２内のゲートｋに接続される。またア
ドレス用マスタラッチ２内のゲート２Ｅの出力はデータ
用マスタラッチ１内のゲート１ｃに接続され、データ用
マスタラッチ１内のグー） ＩＥの出力はデータ用スレ
ーブラッチ９内のグー） ９ｃに接続され、データ用ス
レーブラッチ９ｃ内のゲート９Ｅの出力はデータ用スレ
ーブラッチ８内のゲート８ｃに接続される。またデータ
用スレーブラッチ８内のゲート８Ｅの出力はデータ用ス
レープラッチ７内の７０に接続され、データ用スレーブ
ラッチ７内のゲート７Ｅの出力はデータ用スレーブラッ
チ６内の６０に接続されており、データ用スレーブラッ
チ６内のゲート６Ｅの出力はスキャンアウトデータ１０
９となる。
ドレス用マスタラッチ４内のグー） ４ｃに接続され、
アドレス用マスタラッチ４内のゲート４Ｅの出力はアド
レス用マスタラッチ３内のグー） ３ｃに接続され、ア
ドレス用マスタラッチ３内のゲート３Ｅの出力はアドレ
ス用マスタラッチ２内のゲートｋに接続される。またア
ドレス用マスタラッチ２内のゲート２Ｅの出力はデータ
用マスタラッチ１内のゲート１ｃに接続され、データ用
マスタラッチ１内のグー） ＩＥの出力はデータ用スレ
ーブラッチ９内のグー） ９ｃに接続され、データ用ス
レーブラッチ９ｃ内のゲート９Ｅの出力はデータ用スレ
ーブラッチ８内のゲート８ｃに接続される。またデータ
用スレーブラッチ８内のゲート８Ｅの出力はデータ用ス
レープラッチ７内の７０に接続され、データ用スレーブ
ラッチ７内のゲート７Ｅの出力はデータ用スレーブラッ
チ６内の６０に接続されており、データ用スレーブラッ
チ６内のゲート６Ｅの出力はスキャンアウトデータ１０
９となる。
次に動作原理について説明する。
まず、論理′１′を０ワードに書き込む場合、書込デー
タ１００に論理１１″を与え、かつ書込アドレス１０１
，１０２に論理１０″を与え、かり書込制御信号１０３
に論理１１“及びスキャン制御信号１０５に論理′０／
′をそれぞれ与える。この時、クロック１００を論理１
０″から論理１１″に変えることにより、データ用スレ
ーブラッチ６に論理１１″が書き込まれる。
タ１００に論理１１″を与え、かつ書込アドレス１０１
，１０２に論理１０″を与え、かり書込制御信号１０３
に論理１１“及びスキャン制御信号１０５に論理′０／
′をそれぞれ与える。この時、クロック１００を論理１
０″から論理１１″に変えることにより、データ用スレ
ーブラッチ６に論理１１″が書き込まれる。
次に、データ用スレーブラッチ６にかかれた論理′１″
を読み出す場合に、読出アドレス１０７，１０８に論理
１０“を与えると、データ用スレーブラッチ６に書き込
まれた論理１１″が読出データ１１０に読み出される。
を読み出す場合に、読出アドレス１０７，１０８に論理
１０“を与えると、データ用スレーブラッチ６に書き込
まれた論理１１″が読出データ１１０に読み出される。
上記に説明したように、書込アドレス１０１，１０２を
変えることにより、全ワードに論理２１′を書き込みで
き、かつ読出アドレス１０７．１０８を変えることによ
り、全ワード読み出し可能となるＯ 次にスキャン動作について説明する。
変えることにより、全ワードに論理２１′を書き込みで
き、かつ読出アドレス１０７．１０８を変えることによ
り、全ワード読み出し可能となるＯ 次にスキャン動作について説明する。
まず、スキャン制御信号１０５に論理ゝ１“を、スキャ
ンインデータに論理１１“をそれぞれ与え、同時にクロ
ック１０６を論理２０“から論理１１“に変えると、ア
ドレス用マスタラッチ５に論理１１″が書き込まれる。
ンインデータに論理１１“をそれぞれ与え、同時にクロ
ック１０６を論理２０“から論理１１“に変えると、ア
ドレス用マスタラッチ５に論理１１″が書き込まれる。
同様にしてクロックを９回連続して与えることにより、
スキャンアウトデータ１０９に論理′１″がでてくる（
すべてのラッチはすべて論理１１”となる）。
スキャンアウトデータ１０９に論理′１″がでてくる（
すべてのラッチはすべて論理１１”となる）。
以上説明したように本発明は、全マスタラッチ、スレー
ブラッチにスキャン機能をつけることにより、アドレス
に無関係にラッチ内の状態をスキャンアウトできうると
いう効果がある。
ブラッチにスキャン機能をつけることにより、アドレス
に無関係にラッチ内の状態をスキャンアウトできうると
いう効果がある。
第１図は本発明の１ビツト４ワードレジスタ・ファイル
を示す構成図、第２図は従来の１ビツト４ワードレジス
タフアイルの構成図である。
を示す構成図、第２図は従来の１ビツト４ワードレジス
タフアイルの構成図である。
Claims (1)
- （１）アドレスデコーダ回路、アドレスマスタラッチ、
データマスタラッチ、データスレーブラッチ、マスタ及
びスレーブラッチ用クロック微分回路及び出力選択回路
とからなり、前記全ラッチにスキャン機能を有するレジ
スタファイルを備えたことを特徴とするバイポーラセミ
カスタムＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087972A JPS61246844A (ja) | 1985-04-24 | 1985-04-24 | バイボ−ラセミカスタムｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087972A JPS61246844A (ja) | 1985-04-24 | 1985-04-24 | バイボ−ラセミカスタムｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61246844A true JPS61246844A (ja) | 1986-11-04 |
Family
ID=13929752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60087972A Pending JPS61246844A (ja) | 1985-04-24 | 1985-04-24 | バイボ−ラセミカスタムｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61246844A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07159492A (ja) * | 1993-12-09 | 1995-06-23 | Nec Corp | 集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533141A (en) * | 1976-06-30 | 1978-01-12 | Ibm | Level sensitive embedded logical system |
-
1985
- 1985-04-24 JP JP60087972A patent/JPS61246844A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533141A (en) * | 1976-06-30 | 1978-01-12 | Ibm | Level sensitive embedded logical system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07159492A (ja) * | 1993-12-09 | 1995-06-23 | Nec Corp | 集積回路 |
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