JPH07312099A - デュアルポートｒａｍのテスト方法 - Google Patents
デュアルポートｒａｍのテスト方法Info
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- JPH07312099A JPH07312099A JP6103694A JP10369494A JPH07312099A JP H07312099 A JPH07312099 A JP H07312099A JP 6103694 A JP6103694 A JP 6103694A JP 10369494 A JP10369494 A JP 10369494A JP H07312099 A JPH07312099 A JP H07312099A
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- Japan
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- port
- memory area
- bit line
- memory
- dual
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- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】第１のポートのビット線と第２のポートのビッ
ト線との短絡の有無のテストを、いわゆるマーチング等
メモリ領域の不良の有無と同時に行うことのできる、デ
ュアルポートＲＡＭのテスト方法を提供する。 【構成】デュアルポートＲＡＭのメモリ領域を、初期化
ステップにより初期化し、書き込み・読み出しステップ
により第１のメモリ領域への書き込みと第２のメモリ領
域への読み出しを同時に行い、読み出しステップにより
第１のメモリ領域が配置された列と第２のメモリ領域が
配置された行との交点に配置された第３のメモリ領域を
読み出し、第１のメモリ領域を順次変更しながら書き込
み・読み出しステップと読み出しステップとを交互に繰
り返し、読み出しステップで読み出されたデータに基づ
いて第１のポートのビット線と第２のポートのビット線
との短絡の有無をテストする。
ト線との短絡の有無のテストを、いわゆるマーチング等
メモリ領域の不良の有無と同時に行うことのできる、デ
ュアルポートＲＡＭのテスト方法を提供する。 【構成】デュアルポートＲＡＭのメモリ領域を、初期化
ステップにより初期化し、書き込み・読み出しステップ
により第１のメモリ領域への書き込みと第２のメモリ領
域への読み出しを同時に行い、読み出しステップにより
第１のメモリ領域が配置された列と第２のメモリ領域が
配置された行との交点に配置された第３のメモリ領域を
読み出し、第１のメモリ領域を順次変更しながら書き込
み・読み出しステップと読み出しステップとを交互に繰
り返し、読み出しステップで読み出されたデータに基づ
いて第１のポートのビット線と第２のポートのビット線
との短絡の有無をテストする。
Description
【０００１】
【産業上の利用分野】本発明は、各メモリ領域を互いに
独立にアクセスするための２つのポートを備えたデュア
ルポートＲＡＭのテスト方法に関する。
独立にアクセスするための２つのポートを備えたデュア
ルポートＲＡＭのテスト方法に関する。
【０００２】
【従来の技術】近年、データを高速に処理する技術が、
益々重要視されており、この技術の一環としてデュアル
ポートＲＡＭが提案されている。例えば、パソコンによ
りグラフィック処理を行う場合に、従来から用いられて
きたシングルポートＲＡＭでは、画面表示のための多数
のデータの書き込み動作と、読み出し動作とは別々に行
われていた。
益々重要視されており、この技術の一環としてデュアル
ポートＲＡＭが提案されている。例えば、パソコンによ
りグラフィック処理を行う場合に、従来から用いられて
きたシングルポートＲＡＭでは、画面表示のための多数
のデータの書き込み動作と、読み出し動作とは別々に行
われていた。
【０００３】一方、デュアルポートＲＡＭには２つのポ
ートが備えられており、一方のポートから画面表示のた
めに多数のデータが書き込まれると同時に、他方のポー
トから多数のデータが読み出されるため、処理時間が節
約され高速な表示が実現される。図４は、デュアルポー
トＲＡＭの１つのメモリセルを表わした回路図である。
ートが備えられており、一方のポートから画面表示のた
めに多数のデータが書き込まれると同時に、他方のポー
トから多数のデータが読み出されるため、処理時間が節
約され高速な表示が実現される。図４は、デュアルポー
トＲＡＭの１つのメモリセルを表わした回路図である。
【０００４】このメモリセル３０には、互いの入力と出
力とが接続された２つのインバータ３２，３３が備えら
れている。また、このメモリセル３０には、Ａポートの
ビット線ＡＢＩＴ０，ビットバー線ＡＢＩＴ０Ｎ、およ
びＢポートのビット線ＢＢＩＴ０，ビットバー線ＢＢＩ
Ｔ０Ｎが延びており、インバータ３２の入力とインバー
タ３３の出力との接続点と、各ビット線ＡＢＩＴ０，Ｂ
ＢＩＴ０との間には各パストランジスタ３４，３５が配
置され、インバータ３３の入力とインバータ３２の出力
との接続点と、各ビットバー線ＡＢＩＴ０Ｎ，ＢＢＩＴ
０Ｎとの間には各パストランジスタ３６，３７が配置さ
れている。また、このメモリセル３０には、Ａポートの
ワード線ＡＷＯＲＤ０とＢポートのワード線ＢＷＯＲＤ
０が延びており、パストランジスタ３４，３６のゲート
はワード線ＡＷＯＲＤ０に接続され、パストランジスタ
３５，３７のゲートはワード線ＢＷＯＲＤ０に接続され
ている。
力とが接続された２つのインバータ３２，３３が備えら
れている。また、このメモリセル３０には、Ａポートの
ビット線ＡＢＩＴ０，ビットバー線ＡＢＩＴ０Ｎ、およ
びＢポートのビット線ＢＢＩＴ０，ビットバー線ＢＢＩ
Ｔ０Ｎが延びており、インバータ３２の入力とインバー
タ３３の出力との接続点と、各ビット線ＡＢＩＴ０，Ｂ
ＢＩＴ０との間には各パストランジスタ３４，３５が配
置され、インバータ３３の入力とインバータ３２の出力
との接続点と、各ビットバー線ＡＢＩＴ０Ｎ，ＢＢＩＴ
０Ｎとの間には各パストランジスタ３６，３７が配置さ
れている。また、このメモリセル３０には、Ａポートの
ワード線ＡＷＯＲＤ０とＢポートのワード線ＢＷＯＲＤ
０が延びており、パストランジスタ３４，３６のゲート
はワード線ＡＷＯＲＤ０に接続され、パストランジスタ
３５，３７のゲートはワード線ＢＷＯＲＤ０に接続され
ている。
【０００５】以上のように構成されたメモリセル３０に
Ａポートから書き込みを行う際はＡポートのワード線Ａ
ＷＯＲＤ０を論理’１’に立ち上げ、ビット線ＡＢＩＴ
０，ビットバー線ＡＢＩＴ０Ｎをそれぞれ論理’
１’，’０’もしくはそれぞれ論理’０’，’１’とす
ることにより、このメモリセル３０に論理’１’もしく
は論理’０’が書き込まれる。またこのメモリセル３０
の記憶内容をＡポートから読み出す際は、Ａポートのワ
ード線ＡＷＯＲＤ０を論理’１’に立ち上げ、ビット線
ＡＢＩＴ０，ビットバー線ＡＢＩＴ０Ｎにあらわれたメ
モリセル３０の内容が、図示しないセンスアンプにより
検出される。Ｂポートについても同様である。
Ａポートから書き込みを行う際はＡポートのワード線Ａ
ＷＯＲＤ０を論理’１’に立ち上げ、ビット線ＡＢＩＴ
０，ビットバー線ＡＢＩＴ０Ｎをそれぞれ論理’
１’，’０’もしくはそれぞれ論理’０’，’１’とす
ることにより、このメモリセル３０に論理’１’もしく
は論理’０’が書き込まれる。またこのメモリセル３０
の記憶内容をＡポートから読み出す際は、Ａポートのワ
ード線ＡＷＯＲＤ０を論理’１’に立ち上げ、ビット線
ＡＢＩＴ０，ビットバー線ＡＢＩＴ０Ｎにあらわれたメ
モリセル３０の内容が、図示しないセンスアンプにより
検出される。Ｂポートについても同様である。
【０００６】ここでは１つのメモリセル３０のみを示し
ているが、このようなメモリセル３０が複数並び、１つ
のアドレスの付された１つのメモり領域が構成され、そ
のように構成されたメモリ領域がさらに行方向及び列方
向に多数並び、同一列方向に並ぶ複数のメモリ領域には
共通の、Ａポートのビット線ＡＢＩＴ０，ビットバー線
ＡＢＩＴ０Ｎ、Ｂポートのビット線ＢＢＩＴ０，ビット
バー線ＢＢＩＴ０Ｎが延びている。
ているが、このようなメモリセル３０が複数並び、１つ
のアドレスの付された１つのメモり領域が構成され、そ
のように構成されたメモリ領域がさらに行方向及び列方
向に多数並び、同一列方向に並ぶ複数のメモリ領域には
共通の、Ａポートのビット線ＡＢＩＴ０，ビットバー線
ＡＢＩＴ０Ｎ、Ｂポートのビット線ＢＢＩＴ０，ビット
バー線ＢＢＩＴ０Ｎが延びている。
【０００７】
【発明が解決しようとする課題】上述したようにデュア
ルポートＲＡＭには、２つのポートが備えられており、
これら２つのポートそれぞれから各メモリ領域が互いに
独立にアクセスされる。これら一方のポートのビット線
と他方のポートのビット線は、各メモリ領域に沿って互
いに平行に配置されており、これらビット線どうしの短
絡が、製造工程上十分に考えられる。このため、製造後
これらビット線どうしの短絡の有無をテストする必要が
あるが、従来行われているシングルポートＲＡＭの、例
えばマーチング等のテストをデュアルポートＲＡＭに適
用し、２つのポートそれぞれから各メモリ領域の不良の
有無をテストしてもビット線どうしの短絡の有無は検知
されず、メモリ領域の不良の有無のテストの他にビット
線どうしの短絡の有無のテストを付加する必要があり、
その分テストに長時間を要していた。
ルポートＲＡＭには、２つのポートが備えられており、
これら２つのポートそれぞれから各メモリ領域が互いに
独立にアクセスされる。これら一方のポートのビット線
と他方のポートのビット線は、各メモリ領域に沿って互
いに平行に配置されており、これらビット線どうしの短
絡が、製造工程上十分に考えられる。このため、製造後
これらビット線どうしの短絡の有無をテストする必要が
あるが、従来行われているシングルポートＲＡＭの、例
えばマーチング等のテストをデュアルポートＲＡＭに適
用し、２つのポートそれぞれから各メモリ領域の不良の
有無をテストしてもビット線どうしの短絡の有無は検知
されず、メモリ領域の不良の有無のテストの他にビット
線どうしの短絡の有無のテストを付加する必要があり、
その分テストに長時間を要していた。
【０００８】本発明は、上記事情に鑑み、第１のポート
（Ａポート）のビット線と第２のポート（Ｂポート）の
ビット線との短絡の有無のテストを、いわゆるマーチン
グ等メモリ領域の不良の有無のテストと同時に行うこと
のできる、デュアルポートＲＡＭのテスト方法を提供す
ることを目的とする。
（Ａポート）のビット線と第２のポート（Ｂポート）の
ビット線との短絡の有無のテストを、いわゆるマーチン
グ等メモリ領域の不良の有無のテストと同時に行うこと
のできる、デュアルポートＲＡＭのテスト方法を提供す
ることを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成する本発
明のデュアルポートＲＡＭのテスト方法は、行方向およ
び列方向に二次元的に配列された、それぞれが１つもし
くは複数のメモリセルを備えた複数のメモリ領域と、上
記複数のメモリ領域を、互いに独立にアクセスする第１
および第２のポートとを備えたデュアルポートＲＡＭの
第１のポートのビット線と第２のポートのビット線との
短絡の有無をテストする、デュアルポートＲＡＭのテス
ト方法において、 （１）上記複数のメモリ領域それぞれを所定のデータに
より初期化する第１ステップ （２）上記第１および第２のポートのうちの一方および
他方のポートから、それぞれ、上記複数のメモリ領域の
うちの第１のメモリ領域への上記所定のデータ以外のデ
ータの書き込み、および、その第１のメモリ領域が配置
された行および列と異なる行および異なる列に配置され
た第２のメモリ領域からの読み出しを同時に行う第２ス
テップ （３）上記一方もしくは上記他方のポートから上記第１
のメモリ領域が配置された列と上記第２のメモリ領域が
配置された行との交点に配置された第３のメモリ領域に
格納されたデータを読み出す第３ステップとを備え、 （４）上記第１のメモリ領域を順次変更しながら上記第
２ステップと上記第３ステップとを交互に繰り返し、上
記第３のステップで読み出されたデータに基づいて、第
１のポートのビット線と第２のポートのビット線とが短
絡しているか否かを判定することを特徴とするものであ
る。
明のデュアルポートＲＡＭのテスト方法は、行方向およ
び列方向に二次元的に配列された、それぞれが１つもし
くは複数のメモリセルを備えた複数のメモリ領域と、上
記複数のメモリ領域を、互いに独立にアクセスする第１
および第２のポートとを備えたデュアルポートＲＡＭの
第１のポートのビット線と第２のポートのビット線との
短絡の有無をテストする、デュアルポートＲＡＭのテス
ト方法において、 （１）上記複数のメモリ領域それぞれを所定のデータに
より初期化する第１ステップ （２）上記第１および第２のポートのうちの一方および
他方のポートから、それぞれ、上記複数のメモリ領域の
うちの第１のメモリ領域への上記所定のデータ以外のデ
ータの書き込み、および、その第１のメモリ領域が配置
された行および列と異なる行および異なる列に配置され
た第２のメモリ領域からの読み出しを同時に行う第２ス
テップ （３）上記一方もしくは上記他方のポートから上記第１
のメモリ領域が配置された列と上記第２のメモリ領域が
配置された行との交点に配置された第３のメモリ領域に
格納されたデータを読み出す第３ステップとを備え、 （４）上記第１のメモリ領域を順次変更しながら上記第
２ステップと上記第３ステップとを交互に繰り返し、上
記第３のステップで読み出されたデータに基づいて、第
１のポートのビット線と第２のポートのビット線とが短
絡しているか否かを判定することを特徴とするものであ
る。
【００１０】
【作用】本発明は、上記のようなテスト方法のため、上
記第２ステップにおいて、例えば第１のポートからある
メモリ領域にデータが書き込まれると同時に第２のポー
トから別の行および列のメモリ領域のデータが読み出さ
れ、これにより、別の行の、第２のポートのワード線が
論理’１’に立ち上げられる。このため、第１のポート
のビット線と第２のポートのビット線とが短絡していた
場合に、第１のポートからデータが書き込まれているメ
モリ領域と同じ列および第２のポートからデータが読み
出されているメモリ領域と同じ行の交点に配置されたメ
モリ領域に、第１のポートからデータが書き込まれるこ
ととなる。
記第２ステップにおいて、例えば第１のポートからある
メモリ領域にデータが書き込まれると同時に第２のポー
トから別の行および列のメモリ領域のデータが読み出さ
れ、これにより、別の行の、第２のポートのワード線が
論理’１’に立ち上げられる。このため、第１のポート
のビット線と第２のポートのビット線とが短絡していた
場合に、第１のポートからデータが書き込まれているメ
モリ領域と同じ列および第２のポートからデータが読み
出されているメモリ領域と同じ行の交点に配置されたメ
モリ領域に、第１のポートからデータが書き込まれるこ
ととなる。
【００１１】したがって、上記第３ステップにおいて、
この交点に配置されたメモリ領域のデータを読み出すこ
とにより、その読み出したデータに基づいて、第１のポ
ートのビット線と第２のポートビット線との短絡が容易
に検出できる。本発明のデュアルポートＲＡＭのテスト
方法は、このような方法であるため、従来行われていた
例えばマーチングテストに容易に盛り込むことができ、
したがってメモリ領域の不良の有無のテストと同時にビ
ット線どうしの短絡の有無のテストを行うことができ、
新たなテスト項目とすることもなく、テスト時間が短絡
される。
この交点に配置されたメモリ領域のデータを読み出すこ
とにより、その読み出したデータに基づいて、第１のポ
ートのビット線と第２のポートビット線との短絡が容易
に検出できる。本発明のデュアルポートＲＡＭのテスト
方法は、このような方法であるため、従来行われていた
例えばマーチングテストに容易に盛り込むことができ、
したがってメモリ領域の不良の有無のテストと同時にビ
ット線どうしの短絡の有無のテストを行うことができ、
新たなテスト項目とすることもなく、テスト時間が短絡
される。
【００１２】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例のデュアルポートＲＡＭのテス
ト方法を適用したテスト回路の概念図である。本実施例
においては、これらテスト回路やデュアルポートＲＡＭ
は１つのＬＳＩ内に搭載されているものとする。
１は、本発明の一実施例のデュアルポートＲＡＭのテス
ト方法を適用したテスト回路の概念図である。本実施例
においては、これらテスト回路やデュアルポートＲＡＭ
は１つのＬＳＩ内に搭載されているものとする。
【００１３】図１に示すデュアルポートＲＡＭ１１に
は、ＡポートとＢポートが備えられている。このデュア
ルポートＲＡＭ１１のＡポート側の入力には、マルチプ
レクサ１３ａ，…，１３ｅが配置されている。一方、Ｂ
ポート側の入力には、インバータ１２とマルチプレクサ
１４ａ，…，１４ｅが配置されている。これらマルチプ
レクサ１３ａ，…，１３ｅ，１４ａ，…，１４ｅの一方
の入力端子”１”には、デュアルポートＲＡＭ１１をテ
ストするための信号が入力される。
は、ＡポートとＢポートが備えられている。このデュア
ルポートＲＡＭ１１のＡポート側の入力には、マルチプ
レクサ１３ａ，…，１３ｅが配置されている。一方、Ｂ
ポート側の入力には、インバータ１２とマルチプレクサ
１４ａ，…，１４ｅが配置されている。これらマルチプ
レクサ１３ａ，…，１３ｅ，１４ａ，…，１４ｅの一方
の入力端子”１”には、デュアルポートＲＡＭ１１をテ
ストするための信号が入力される。
【００１４】また、マルチプレクサ１３ａ，…，１３
ｅ，１４ａ，…，１４ｅの他方の入力端子”０”には、
デュアルポートＲＡＭ１１をユーザが使用するための信
号が入力される。ここで、マルチプレクサ１３ａ，…，
１３ｅ，１４ａ，…，１４ｅの制御端子に制御信号ＭＥ
ＭＴＥＳＴとして‘Ｈ’レベルの信号が入力されると、
マルチプレクサ１３ａ，…，１３ｅ，１４ａ，…，１４
ｅの入力端子”１”に入力された信号が、デュアルポー
トＲＡＭ１１のＡポート，Ｂポートに入力される。一
方、マルチプレクサ１３ａ，…，１３ｅ，１４ａ，…，
１４ｅの制御端子に’Ｌ’レベルの信号が入力される
と、マルチプレクサ１３ａ，…，１３ｅ，１４ａ，…，
１４ｅの入力端子”０”に入力された信号が、デュアル
ポートＲＡＭ１１のＡポート，Ｂポートに入力される。
尚、図１には各信号について１ビット分のマルチプレク
サ１３ａ〜１３ｅ，１４ａ〜１４ｅ，１５ａ，１５ｂお
よび１ビット分のインバータ１２のみ示されているが、
実際には、これらのマルチプレクサ１３ａ〜１３ｅ，１
４ａ〜１４ｅ，１５ａ，１５ｂ，インバータ１２は各信
号のビット幅分備えられている。
ｅ，１４ａ，…，１４ｅの他方の入力端子”０”には、
デュアルポートＲＡＭ１１をユーザが使用するための信
号が入力される。ここで、マルチプレクサ１３ａ，…，
１３ｅ，１４ａ，…，１４ｅの制御端子に制御信号ＭＥ
ＭＴＥＳＴとして‘Ｈ’レベルの信号が入力されると、
マルチプレクサ１３ａ，…，１３ｅ，１４ａ，…，１４
ｅの入力端子”１”に入力された信号が、デュアルポー
トＲＡＭ１１のＡポート，Ｂポートに入力される。一
方、マルチプレクサ１３ａ，…，１３ｅ，１４ａ，…，
１４ｅの制御端子に’Ｌ’レベルの信号が入力される
と、マルチプレクサ１３ａ，…，１３ｅ，１４ａ，…，
１４ｅの入力端子”０”に入力された信号が、デュアル
ポートＲＡＭ１１のＡポート，Ｂポートに入力される。
尚、図１には各信号について１ビット分のマルチプレク
サ１３ａ〜１３ｅ，１４ａ〜１４ｅ，１５ａ，１５ｂお
よび１ビット分のインバータ１２のみ示されているが、
実際には、これらのマルチプレクサ１３ａ〜１３ｅ，１
４ａ〜１４ｅ，１５ａ，１５ｂ，インバータ１２は各信
号のビット幅分備えられている。
【００１５】また、デュアルポートＲＡＭ１１のＡポー
ト，Ｂポートの出力側には、マルチプレクサ１５ａ，１
５ｂが配置されており、Ａポートの出力データＡＤＡＴ
ＯもしくはＢポートの出力データＢＤＡＴＯが出力パッ
ドに出力される。ここで、デュアルポートＲＡＭ１１を
テストする場合には、先ず、マルチプレクサ１３ａ，
…，１３ｅ，１４ａ，…，１４ｅ，１５ｂの制御端子
に’Ｈ’レベルの信号を入力する。すると、アドレス信
号ＡＤＲＴが、マルチプレクサ１３ａを経由してＡポー
トのアドレス端子ＡＡＤＲに入力される。同時に、この
アドレス信号ＡＤＲＴは、インバータ１２により反転さ
れ、マルチプレクサ１４ａを経由してＢポートのアドレ
ス端子ＢＡＤＲにも入力される。このため、Ａポートか
らアクセスされるメモリ領域のアドレスとＢポートから
アクセスされるメモリ領域のアドレスは、互いに論理が
反転したアドレスとなる。
ト，Ｂポートの出力側には、マルチプレクサ１５ａ，１
５ｂが配置されており、Ａポートの出力データＡＤＡＴ
ＯもしくはＢポートの出力データＢＤＡＴＯが出力パッ
ドに出力される。ここで、デュアルポートＲＡＭ１１を
テストする場合には、先ず、マルチプレクサ１３ａ，
…，１３ｅ，１４ａ，…，１４ｅ，１５ｂの制御端子
に’Ｈ’レベルの信号を入力する。すると、アドレス信
号ＡＤＲＴが、マルチプレクサ１３ａを経由してＡポー
トのアドレス端子ＡＡＤＲに入力される。同時に、この
アドレス信号ＡＤＲＴは、インバータ１２により反転さ
れ、マルチプレクサ１４ａを経由してＢポートのアドレ
ス端子ＢＡＤＲにも入力される。このため、Ａポートか
らアクセスされるメモリ領域のアドレスとＢポートから
アクセスされるメモリ領域のアドレスは、互いに論理が
反転したアドレスとなる。
【００１６】また、データ信号ＤＡＴＩＴが、マルチプ
レクサ１３ｂ，１４ｂを経由してＡポートのデータ端子
ＡＤＡＴＩ，Ｂポートのデータ端子ＢＤＡＴＩに共通に
入力される。このため、Ａポートからアクセスされたメ
モリ領域とＢポートからアクセスされたメモリ領域に
は、同じデータが書き込まれる。さらに外部クロック信
号ＣＫＮＴもマルチプレクサ１３ｃ，１４ｃを経由して
Ａポートのクロック端子ＡＣＫＮ，Ｂポートのクロック
端子ＢＣＫＮに共通に入力される。
レクサ１３ｂ，１４ｂを経由してＡポートのデータ端子
ＡＤＡＴＩ，Ｂポートのデータ端子ＢＤＡＴＩに共通に
入力される。このため、Ａポートからアクセスされたメ
モリ領域とＢポートからアクセスされたメモリ領域に
は、同じデータが書き込まれる。さらに外部クロック信
号ＣＫＮＴもマルチプレクサ１３ｃ，１４ｃを経由して
Ａポートのクロック端子ＡＣＫＮ，Ｂポートのクロック
端子ＢＣＫＮに共通に入力される。
【００１７】また、Ａポート，Ｂポートを選択するため
のチップセレクト信号ＡＣＳＴ，ＢＣＳＴが、マルチプ
レクサ１３ｄ，１４ｄを経由して、それぞれＡポートの
チップセレクト端子ＡＣＳ，Ｂポートのチップセレクト
端子ＢＣＳに入力される。同様にして、Ａポート，Ｂポ
ートを読み書きするためのリードライト信号ＡＲＷＮ
Ｔ，ＢＲＷＮＴも、マルチプレクサ１３ｅ，１４ｅを経
由して、それぞれＡポートのリードライト端子ＡＲＷ
Ｎ，Ｂポートのリードライト端子ＢＲＷＮに入力され
る。
のチップセレクト信号ＡＣＳＴ，ＢＣＳＴが、マルチプ
レクサ１３ｄ，１４ｄを経由して、それぞれＡポートの
チップセレクト端子ＡＣＳ，Ｂポートのチップセレクト
端子ＢＣＳに入力される。同様にして、Ａポート，Ｂポ
ートを読み書きするためのリードライト信号ＡＲＷＮ
Ｔ，ＢＲＷＮＴも、マルチプレクサ１３ｅ，１４ｅを経
由して、それぞれＡポートのリードライト端子ＡＲＷ
Ｎ，Ｂポートのリードライト端子ＢＲＷＮに入力され
る。
【００１８】ここからは、図１とともに図２と図３を参
照しながら説明を続ける。図２は、本発明の一実施例の
デュアルポートＲＡＭのテスト方法のステップを示すフ
ローチャートである。図３は、図１に示すデュアルポー
トＲＡＭ１１の４つのメモリセルを表わした回路図であ
る。ここで、図３に示すメモリセル３０，４０，５０，
６０は、前述した図４に示すメモリセル３０と同じ構成
である。
照しながら説明を続ける。図２は、本発明の一実施例の
デュアルポートＲＡＭのテスト方法のステップを示すフ
ローチャートである。図３は、図１に示すデュアルポー
トＲＡＭ１１の４つのメモリセルを表わした回路図であ
る。ここで、図３に示すメモリセル３０，４０，５０，
６０は、前述した図４に示すメモリセル３０と同じ構成
である。
【００１９】ここで、例えば図３の左端側に示したＡポ
ートのビット線ＡＢＩＴ０とＢポートのビット線ＢＢＩ
Ｔ０とが短絡しているものとする。また、メモリセル３
０，４０，５０，６０が指定されるアドレスは、それぞ
れ’００’，’０１’，’１０’、’１１’であるとす
る。図２に示すフローに従ってデュアルポートＲＡＭ１
１のテストが開始されると、先ず初期化ステップ２１に
おいて、４つのメモリセル３０，４０，５０，６０に、
初期化データとして論理’０’が書き込まれる。
ートのビット線ＡＢＩＴ０とＢポートのビット線ＢＢＩ
Ｔ０とが短絡しているものとする。また、メモリセル３
０，４０，５０，６０が指定されるアドレスは、それぞ
れ’００’，’０１’，’１０’、’１１’であるとす
る。図２に示すフローに従ってデュアルポートＲＡＭ１
１のテストが開始されると、先ず初期化ステップ２１に
おいて、４つのメモリセル３０，４０，５０，６０に、
初期化データとして論理’０’が書き込まれる。
【００２０】次に、書き込み・読み出しステップ２２に
おいて、アドレス信号ＡＤＲＴとして’００’が指定さ
れ、Ａポートからメモリセル３０に論理’１’が書き込
まれる。これと同時にＢポートからメモリセルの内容が
読み出される。ここでＢポートから指定されるメモリセ
ルのアドレスは、インバータ１２により反転されたアド
レス’１１’であり、したがってメモリセル６０が指定
されていることとなる。このメモリセル６０の内容を読
み出すにあたっては、Ｂポートのワード線ＢＷＯＲＤ１
は、論理１に立ち上げられる。すると、Ａポート側のビ
ット線ＡＢＩＴ０とＢポート側のビット線ＢＢＩＴ０と
が短絡した場合、メモリセル３０の列とメモリセル６０
の行との交点に配置されたメモリセル５０に論理’１’
が書き込まれることとなる。このように、メモリセル６
０の内容の読み出しは、いわばダミーリードであり、ワ
ード線ＢＷＯＲＤ１を論理’１’に立ち上げることが目
的である。
おいて、アドレス信号ＡＤＲＴとして’００’が指定さ
れ、Ａポートからメモリセル３０に論理’１’が書き込
まれる。これと同時にＢポートからメモリセルの内容が
読み出される。ここでＢポートから指定されるメモリセ
ルのアドレスは、インバータ１２により反転されたアド
レス’１１’であり、したがってメモリセル６０が指定
されていることとなる。このメモリセル６０の内容を読
み出すにあたっては、Ｂポートのワード線ＢＷＯＲＤ１
は、論理１に立ち上げられる。すると、Ａポート側のビ
ット線ＡＢＩＴ０とＢポート側のビット線ＢＢＩＴ０と
が短絡した場合、メモリセル３０の列とメモリセル６０
の行との交点に配置されたメモリセル５０に論理’１’
が書き込まれることとなる。このように、メモリセル６
０の内容の読み出しは、いわばダミーリードであり、ワ
ード線ＢＷＯＲＤ１を論理’１’に立ち上げることが目
的である。
【００２１】次に、読み出し・判定ステップ２３におい
て、メモリセル５０に格納されたデータが読み出され
る。この場合には、Ａポートから読み出してもよく、ま
たＢポート側から読み出してもよい。ここでは、Ａポー
トから読み出したものとする。すると、デュアルポート
ＲＡＭ１１のＡポートの出力端子ＡＤＡＴ０から論理’
１’が出力され、マルチプレクサ１５ａの入力端子’
０’に入力される。ここで、マルチプレクサ１５ａの制
御端子には、ポートＡの出力信号ＡＤＡＴＯを選択す
る’Ｌ’レベルの信号ＳＥＬＡＢが入力されているた
め、この論理’１’の信号がマルチプレクサ１５ｂの入
力端子”１”に入力される。マルチプレクサ１５ｂの入
力端子”１”に入力された論理’１’の信号は、マルチ
プレクサ１５ｂの制御端子に’Ｈ’レベルの信号ＭＥＭ
ＴＥＳＴが入力されているため、マルチプレクサ１５ｂ
によりこの論理’１’の信号が選択されて出力パッドか
ら出力される。この出力パッドから出力された信号の論
理が判定され、その論理が’１’であることから、Ａポ
ートのビット線ＡＢＩＴ０とＢポートのビット線ＢＢＩ
Ｔ０との短絡が判明する。引き続きＡポートの他のビッ
ト線とＢポートの他のビット線との短絡の有無をテスト
する場合には、アドレス信号ＡＤＲＴを変更し、書き込
み・読み出しステップ２２と、読み出し・判定ステップ
２３を実行する。
て、メモリセル５０に格納されたデータが読み出され
る。この場合には、Ａポートから読み出してもよく、ま
たＢポート側から読み出してもよい。ここでは、Ａポー
トから読み出したものとする。すると、デュアルポート
ＲＡＭ１１のＡポートの出力端子ＡＤＡＴ０から論理’
１’が出力され、マルチプレクサ１５ａの入力端子’
０’に入力される。ここで、マルチプレクサ１５ａの制
御端子には、ポートＡの出力信号ＡＤＡＴＯを選択す
る’Ｌ’レベルの信号ＳＥＬＡＢが入力されているた
め、この論理’１’の信号がマルチプレクサ１５ｂの入
力端子”１”に入力される。マルチプレクサ１５ｂの入
力端子”１”に入力された論理’１’の信号は、マルチ
プレクサ１５ｂの制御端子に’Ｈ’レベルの信号ＭＥＭ
ＴＥＳＴが入力されているため、マルチプレクサ１５ｂ
によりこの論理’１’の信号が選択されて出力パッドか
ら出力される。この出力パッドから出力された信号の論
理が判定され、その論理が’１’であることから、Ａポ
ートのビット線ＡＢＩＴ０とＢポートのビット線ＢＢＩ
Ｔ０との短絡が判明する。引き続きＡポートの他のビッ
ト線とＢポートの他のビット線との短絡の有無をテスト
する場合には、アドレス信号ＡＤＲＴを変更し、書き込
み・読み出しステップ２２と、読み出し・判定ステップ
２３を実行する。
【００２２】このようにして、アドレス信号ＡＤＲＴを
順次変更しながら、書き込み・読み出しステップ２２
と、読み出し・判定ステップ２３とを交互に繰り返しテ
ストを行う。
順次変更しながら、書き込み・読み出しステップ２２
と、読み出し・判定ステップ２３とを交互に繰り返しテ
ストを行う。
【００２３】
【発明の効果】以上説明したように、本発明のデュアル
ポートＲＡＭのテスト方法は、第１のメモリ領域への書
き込みと第２のメモリ領域への読み出しを同時に行い、
第３のメモリ領域を読み出す方法のため、第１のポート
のビット線と第２のポートのビット線との短絡の有無が
容易に判明する。このため、本発明のデュアルポートＲ
ＡＭのテスト方法は、従来行われていた例えばマーチン
グパターンのテストに容易に盛り込めるため、デュアル
ポートＲＡＭの第１のポートのビット線と第２のポート
のビット線との短絡の有無のテストを新たに追加するこ
となく、テスト時間も短縮される。
ポートＲＡＭのテスト方法は、第１のメモリ領域への書
き込みと第２のメモリ領域への読み出しを同時に行い、
第３のメモリ領域を読み出す方法のため、第１のポート
のビット線と第２のポートのビット線との短絡の有無が
容易に判明する。このため、本発明のデュアルポートＲ
ＡＭのテスト方法は、従来行われていた例えばマーチン
グパターンのテストに容易に盛り込めるため、デュアル
ポートＲＡＭの第１のポートのビット線と第２のポート
のビット線との短絡の有無のテストを新たに追加するこ
となく、テスト時間も短縮される。
【００２４】また、本発明のテスト方法を適用するため
のテスト回路は、図１に示すように小規模の簡単な回路
で済むため、ＡＳＩＣ内にデュアルポートＲＡＭが搭載
された場合に、そのＡＳＩＣ内にそのテスト回路を容易
に組み込むこともできる。
のテスト回路は、図１に示すように小規模の簡単な回路
で済むため、ＡＳＩＣ内にデュアルポートＲＡＭが搭載
された場合に、そのＡＳＩＣ内にそのテスト回路を容易
に組み込むこともできる。
【図１】本発明の一実施例のデュアルポートＲＡＭのテ
スト方法を適用したテスト回路の概念図である。
スト方法を適用したテスト回路の概念図である。
【図２】本発明の一実施例のデュアルポートＲＡＭのテ
スト方法のステップを示すフローチャートである。
スト方法のステップを示すフローチャートである。
【図３】図１に示すデュアルポートＲＡＭの４つのメモ
リセルを表わした回路図である。
リセルを表わした回路図である。
【図４】デュアルポートＲＡＭの１つのメモリセルを表
わした回路図である。
わした回路図である。
１１ デュアルポートＲＡＭ １２，３２，３３ インバータ １３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ マルチプレ
クサ １４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ マルチプレ
クサ １５ａ，１５ｂ マルチプレクサ ２１ 初期化ステップ ２２ 書き込み・読み出しステップ ２３ 読み出し・判定ステップ ３０，４０，５０，６０ メモリセル ３４，３５，３６，３７ パストランジスタ ＡＢＩＴ０，ＡＢＩＴ０Ｎ，ＡＢＩＴ１，ＡＢＩＴ１Ｎ
Ａポートのビット線 ＢＢＩＴ０，ＢＢＩＴ０Ｎ，ＢＢＩＴ１，ＢＢＩＴ１Ｎ
Ｂポートのビット線 ＡＷＯＲＤ０，ＡＷＯＲＤ１ Ａポートのワード線 ＢＷＯＲＤ０，ＢＷＯＲＤ１ Ｂポートのワード線
クサ １４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ マルチプレ
クサ １５ａ，１５ｂ マルチプレクサ ２１ 初期化ステップ ２２ 書き込み・読み出しステップ ２３ 読み出し・判定ステップ ３０，４０，５０，６０ メモリセル ３４，３５，３６，３７ パストランジスタ ＡＢＩＴ０，ＡＢＩＴ０Ｎ，ＡＢＩＴ１，ＡＢＩＴ１Ｎ
Ａポートのビット線 ＢＢＩＴ０，ＢＢＩＴ０Ｎ，ＢＢＩＴ１，ＢＢＩＴ１Ｎ
Ｂポートのビット線 ＡＷＯＲＤ０，ＡＷＯＲＤ１ Ａポートのワード線 ＢＷＯＲＤ０，ＢＷＯＲＤ１ Ｂポートのワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/413 11/401 Ｇ１１Ｃ 11/34 ３４１ Ｄ ３６２ Ｇ
Claims (1)
- 【請求項１】 行方向および列方向に二次元的に配列さ
れた、それぞれが１つもしくは複数のメモリセルを備え
た複数のメモリ領域と、前記複数のメモリ領域を、互い
に独立にアクセスする第１および第２のポートとを備え
たデュアルポートＲＡＭの第１のポートのビット線と第
２のポートのビット線との短絡の有無をテストする、デ
ュアルポートＲＡＭのテスト方法において、 前記複数のメモリ領域それぞれを所定のデータにより初
期化する第１ステップと、 前記第１および第２のポートのうちの一方および他方の
ポートから、それぞれ、前記複数のメモリ領域のうちの
第１のメモリ領域への前記所定のデータ以外のデータの
書き込み、および、該第１のメモリ領域が配置された行
および列と異なる行および異なる列に配置された第２の
メモリ領域からの読み出しを同時に行う第２ステップ
と、 前記一方もしくは前記他方のポートから、前記第１のメ
モリ領域が配置された列と前記第２のメモリ領域が配置
された行との交点に配置された第３のメモリ領域に格納
されたデータを読み出す第３ステップとを備え、 前記第１のメモリ領域を順次変更しながら前記第２ステ
ップと前記第３ステップとを交互に繰り返し、前記第３
のステップで読み出されたデータに基づいて前記第１の
ポートのビット線と前記第２のポートのビット線とが短
絡しているか否かを判定することを特徴とするデュアル
ポートＲＡＭのテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6103694A JP2905394B2 (ja) | 1994-05-18 | 1994-05-18 | デュアルポートｒａｍのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6103694A JP2905394B2 (ja) | 1994-05-18 | 1994-05-18 | デュアルポートｒａｍのテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07312099A true JPH07312099A (ja) | 1995-11-28 |
| JP2905394B2 JP2905394B2 (ja) | 1999-06-14 |
Family
ID=14360894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6103694A Expired - Lifetime JP2905394B2 (ja) | 1994-05-18 | 1994-05-18 | デュアルポートｒａｍのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2905394B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005332372A (ja) * | 2004-04-23 | 2005-12-02 | Ricoh Co Ltd | 画像処理装置及び画像形成装置 |
| CN100364015C (zh) * | 2003-11-19 | 2008-01-23 | 华为技术有限公司 | 一种多端口存储器的测试方法 |
| JP2012194858A (ja) * | 2011-03-17 | 2012-10-11 | Fuji Electric Co Ltd | 車両用ドア駆動制御検査装置、車両用ドア駆動制御検査方法および車両用ドア駆動制御検査プログラム |
| CN107451017A (zh) * | 2016-05-31 | 2017-12-08 | 中车株洲电力机车研究所有限公司 | 一种针对双口存储器的可靠性测试方法及系统 |
-
1994
- 1994-05-18 JP JP6103694A patent/JP2905394B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100364015C (zh) * | 2003-11-19 | 2008-01-23 | 华为技术有限公司 | 一种多端口存储器的测试方法 |
| JP2005332372A (ja) * | 2004-04-23 | 2005-12-02 | Ricoh Co Ltd | 画像処理装置及び画像形成装置 |
| JP2012194858A (ja) * | 2011-03-17 | 2012-10-11 | Fuji Electric Co Ltd | 車両用ドア駆動制御検査装置、車両用ドア駆動制御検査方法および車両用ドア駆動制御検査プログラム |
| CN107451017A (zh) * | 2016-05-31 | 2017-12-08 | 中车株洲电力机车研究所有限公司 | 一种针对双口存储器的可靠性测试方法及系统 |
| CN107451017B (zh) * | 2016-05-31 | 2021-05-07 | 中车株洲电力机车研究所有限公司 | 一种针对双口存储器的可靠性测试方法及系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2905394B2 (ja) | 1999-06-14 |
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