JPH02188957A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （り産業上の利用分野 本発明は、半導体記憶装置及びその製造方法に関するも
のであり、更に詳しく言えば、溝堀り技術を応用した高
集積、高性能のダイナミックランダムアクセスメモリ（
ＤＲＡＭ）セルの構造と、その形成方法に関するもので
ある。

（ロ）従来の技術 第３図は、従来例の半導体記憶装置及びその製造方法に
係る説明図である。

同図は、特許出願公開　昭６３−１２７５６４号公報に
基づく半導体製造方法により形成された半導体記憶装置
の断面図を示している。

図において、（Ｔ）は転送トランジスタであり、ビット
線（３０）に接続されるソース電極（２８ａ）、蓄積キ
ャパシタ（Ｃ）に接続されたドレイン電極（２８ｂ）及
びフィールド絶縁膜＜２６）により絶縁されたゲート電
極（２９）から成る。ドレイン電極（２８ｂ）は、ｐ＋
型Ｓｉ基板（２１〉上のｐ型Ｓｉ暦（２２）に設けられ
たｎ型ウェル層（２７）にｐ型不純物を拡散して形成さ
れたものである。

（Ｃ）は蓄積キャパシタであり、容量絶縁膜（２３）と
、蓄積電極（２４）から成る。蓄積キャパシタ（Ｃ）は
、ドレイン電極（２８ｂ）下のｎ型ウェル層（２７）と
、ｐ型Ｓｉ層（２２）と、ｐ＋型Ｓｉ基板（２１）とを
選択的に溝掘りをし、その内面にＳｉｎ、膜／Ｓｉ、Ｎ
、膜／Ｓｉｎ。

膜から成る容量絶縁膜（２３）を形成し、その後ｐ型の
不純物を含有したポリＳｉ膜を充填したものである。

＜２５）は首部であり、ｐ型の不純物を含有したポＪＳ
ｉ膜中のｐ型の不純物がドレイン電極（２８ｂ）のｐ′
″下鈍物拡散領域の方向に熱拡散したものである。

首部（２５）は、ドレイン電極（２８ｂ）と、蓄積電極
（２４）とを電気的に接続するものである。

（ハ）発明が解決しようとする課題 ところで、従来例によれば、転送トランジスタ（１’）
のドレイン電極（２８ｂ）と、蓄積電極（２４）との接
貌は、該ドレイン電極（２８ｂ）下の容量絶縁膜に設け
られた開口部を介して、蓄積電極（２４）中のｐ型の不
純物が、熱処理によってドレイン電極（２８ｂ）の方向
に自己整合的に垂直に立ち上る首部（２５〉により行っ
ている。

このため、蓄積キャパシタ（Ｃ）を形成した後に一旦蓄
積電極（２４）上を容量絶縁膜（２４）と接する絶縁膜
によって絶縁し、その後ソース・ドレイン領域形成の為
にその絶縁膜上にエピタキシャル成長する必要がある。

従って、ドレイン電極（２８ｂ）と、蓄積電極（２４）
との接合工程が複雑になる。また、ドレイン電極（２８
ｂ）と、首部（２５）とは熱処理条件によっては、再現
性良く接続することができないという問題がある。

本発明は、かかる従来例の問題点に鑑み創作されたもの
であり、蓄積キャパシタを転送トランジスタのドレイン
電極下に設けることなく、該蓄積キャパシタの蓄積電極
と、ドレイン電極とを再現性良く接続し、該接続工程の
簡略化を図ることを可能とする半導体記憶装置及びその
製造方法の提供を目的とする。

（ニ）課題を解決するための手段 本発明の実施例に係る半導体記憶装置及びその製造方法
を第１，２図に示すように、その装置を、反対導電型の
半導体層（２）を形成した一導電型の半導体基板（１）
に、一対のソース又はドレイン（１０ａ又は１０ｂ）及
びワード線（１４ａ）から成る転送トランジスタ（Ｔ）
と、容量絶縁膜（５）及び蓄積電極〈６ａ〉から成る蓄
積キャパシタ（Ｃ）とを具備し、前記転送トランジスタ
（Ｔ）と、蓄積キャパシタ（Ｃ）とは、横方向に並べて
設けられ、前記転送トランジスタ（Ｔ）のソース又はド
レイン（１０ａ又は１０ｂ）に接続された導電性の膜（
９）が素子絶縁をする膜（７）上に延在して設けられ、
前記蓄積キャパシタ（Ｃ）の蓄積電極（６ａ）が、該蓄
積電極（６ａ）上の素子絶縁をする膜（７）を選択的に
開口された開口部（８ａ）を介して、前記導電性の膜（
９）と接続されて成ることを特徴とする半導体記憶装置
と、 反対導電型の半導体層（２）を設けた一導電型の半導体
基板（１）に、素子絶縁をする第１の膜（３）を形成し
て、転送トランジスタ形成領域（ＩＡ）及び蓄積キャパ
シタ形成領域（ＣＡ）を画定する工程と、前記蓄積キャ
パシタ形成領域（ＣＡ）に、蓄積電極り６ａ）及び容量
絶縁膜（５）から成ぢ蓄積キャパシタ（Ｃ）を形成し、
その後蓄積電極（６ａ）上に選択的に開口部（８ａ）を
有する素子絶縁をする第２の膜（７）を形成する工程と
、 前記転送トランジスタ形成領域（ｒＡ’）に露出する反
対導電、型の半導体層（２）から少なくとも、前記素子
絶縁をする第２の膜（７）上に延在する導電性の膜（９
）を形成し、前記蓄積電極（６ａ）と、導電性の膜（９
）とを接続する工程と、 前記転送トランジスタ形成領域（ＴＡ）に、ソース又は
ドレイン（１０ａ　、　１０ｂ）及びゲート（１４ａ）
を形成する工程とを有することを特徴とする半導体記憶
置の製造方法と、 一導電型の半導体基板（１）に、反対導電型の半導体層
（２）を形成し、その後素子絶縁をする第１の膜（３）
を形成して、転送トランジスタ形成領域（’Ｉ’Ａ）と
、蓄積キャパシタ形成領域（ＣＡ）を画定する工程と、 前記蓄積キャパシタ形成領域（ＧＡ）の素子絶縁をする
第１の膜（３）と、反対導電型の半導体層（２）と、一
導電型の半導体基板（１）とを選択的に除去して、第１
の開口部（４）を形成する工程と、前記第１の開口部（
４）の内面を絶縁して、容量絶縁膜（５）を形成し、そ
の後第１の開口部（４）に不純物を含有した第１の多結
晶半導体膜（６）を充填して、蓄積電極（６ｇ）を形成
する工程と、前記蓄積電極（６ａ）を形成した半導体基
板（１）上に素子絶縁をする第２の膜（７）を形成し、
その後転送トランジスタ形成領域（’ＩＡ）、及び蓄積
キャパシタ形成領域（ＣＡ）の前記第２の膜（７）を選
択的に除去して、反対導電型の半導体層（２）を露出す
る第２の開口部（８ｂ）と、蓄積電極（６ａ）を露出す
る第３の開口部（８ａ）を形成する工程と、前記第２，
３の開口部（８ａ　、　８ｂ）を形成した半導体基板（
１）上に、選択的に不純物を含有した第２の多結晶半導
体膜（９）を形成し、反対導電型のつエル層（２）に一
導電型の下鈍物拡散領域（１０）を形成する工程と、 前記第２の多結晶半導体膜（９）を形成した半導体基板
り１）上に、全面に素子絶縁をする第３の膜〈１１）を
形成し、その後転送トランジスタ形成領域〈ＩＡ）の該
第３の膜＜１１）と、第２の多結晶半導体膜（９）と、
一導電型の下鈍物拡散領域（１０）と、反対導電型の半
導体層（２）とを選択的に開口して、第４の開口部＜１
２）を形成する工程と、前記第４の開口部＜１２）の内
面にゲート絶縁膜（１３）を形成し、その後第４の開口
部＜１２）に不純物を含有した第３の多結晶半導体膜（
１４）を充填し、転送トランジスタ（Ｔ）のゲート電極
（１４ｇ）を形成する工程と、 前記ゲート電極（Ｈａ）を形成した半導体基板（１）上
に素子絶縁をする第４の膜（１５）を形成し、その後、
該第４の膜（１５）を選択的に除去して、前記第３の多
結晶半導体膜（１４）を露出し、該第３の多結晶半導体
膜＜１４）と接続するビット線〈１６）を形成する工程
とを有することを特徴とする半導体記憶装置の製造方法
により従来の問題点を大幅に改善した半導体記憶装置及
びその製造方法を提供するものである。

〈＊）作用 本発明の装置によれば、転送トランジスタ（Ｔ）と、蓄
積キャパシタ（Ｃ）とは横方向に隣接して設けられてい
る。

このため、転送トランジスタ（Ｔ）の−の電極（１０ｂ
）と、蓄積キ〜バシタ（Ｃ）の蓄積電極（６ａ）とは、
従来の首部から成る垂直接続体を介して縦方向に接続す
る構造に比べて、横方向において、接続することができ
る。これにより、接続工程の簡略化を図ることが可能と
なる。

また、本発明の方法によれば、転送トランジスタ形成領
域（ＩＡ）の半導体基板（２）から、蓄積電極（６ａ）
上の開口部（８ａ）を有する絶縁性の膜（７）上に延在
する導電性の膜（９）を形成している。

このため、蓄積キャパシタ（Ｃ）の蓄積電極（６ａ）と
、転送トランジスタ形成領域（ＴＡ）の半導体基板（１
、２）とは横方向において、再現性良く接続することが
できる。

これにより、従来例のような垂直接続体により、蓄積電
極（６ａ）と、転送トランジスタ（Ｉ）の−の電極（１
０ｂ）とを接続する方法に比べて、第２の多結晶半導体
膜（９）により転送トランジスタの一対の電極（１０ａ
　、　１０ｂ）の引出し電極及びその−の電極（１０ｂ
）、蓄積電極（６ａ）間の接続電極が同時に形成できる
ことから、形成工程の簡略化を図ることが可能となる。

（へ）実施例 次に図を参照しながら本発明の実施例について説明をす
る。

第１，２図は、本発明の実施例に係る半導体記憶装置及
びその製造方法を説明する図であり、第１図は、本発明
の実施例に係る半導体記憶装置の構造図である。

図において、（１）はｐ型Ｓｉ基板、（２）はｎ型ウェ
ル層、（３）はフィールド絶縁膜である。

（Ｔ）は、転送トランジスタであり、ビット線（１６）
に接続されたソース電極＜１０ａ）と、蓄積キャパシタ
（Ｃ）に接続されたドレイン電極（１０ｂ）と、ワード
線に接続され、かつ素子絶縁膜（１１）　、　（１５）
により絶縁されたゲートを極（１４ａ）から成る。ドレ
イン電極（１０ｂ）は、ｐ型Ｓｉ基板（１）に設けられ
たｎ型ウェル層（２）にｐ型の不純物を熱拡散して形成
されている。

（Ｃ）は蓄積キャパシタであり、蓄積電極（６ａ）と、
容量絶縁膜（５）から成る。蓄積電極（６ａ）と、ドレ
イン電極（１０ｂ）とは、フィールド絶縁膜（３）の延
長下に横方向に、隣接して並べられている。

また、蓄積電極（６ａ〉と、ドレイン電極（１０ｂ）と
は、フィールド絶縁膜（３）の延長に設けられた不純物
を含有するポリＳｉ膜（９）によって、該フィールド絶
縁膜（３〉に設けられた開口部（８ａ）を介して接続さ
れている。

このようにして、転送トランジ°スタ（１）と、蓄積キ
ャパシタ（Ｃ）とは、フィールド絶縁膜（３）下に横方
向に並べて設けられている。

このため、転送トランジスタ（Ｔ）のドレイン電極（１
０ｂ）と、蓄積キャパシタ（Ｃ）の蓄積電極（６ａ）と
は、従来の首部を介して、縦方向に接続する構造に比べ
て、横方向において、接続することができ、接続工程の
簡略化を図ることが可能となる。

第２図（ａ）〜（ｉ）は、本発明の実施例に係る半導体
記憶装置の形成工程図である。

図において、まず、ｎ型ウェル層（２）を形成したｐ型
Ｓｉ基板（１）を、選択ＬＯＧＯ８酸化法により熱処理
する。このとき、フィールド絶縁膜（３）が形成きれ、
その後、転送トランジスタ形成領域（ＴＡ）と、蓄積キ
ャパシタ形成領域（ＣＡ）とを画定する（同図（ａ）　
）　。

次に、蓄積キャパシタ形成領域（ＣＡ）に開口部（４）
を形成する。開口部（４）は、レジスト膜をマスクにし
て溝掘り技術により、絶縁膜、ｎ型ウェル層（２）及び
ｐ型Ｓｉ基板（１）を除去する。開口部（４）の深さは
、４〔μｍ〕程度とし、ＲＩＥエツチング法により行な
う（同図（ｂ））。

次いで、開口部（４）の内面に容量絶縁膜（５）を形成
する。容量絶縁膜＜５）は、酸化膜厚換算で数１００〔
人〕程度の５１０ｍ膜／５ＬｓＮａ膜／５ｉｆｔ膜とな
るＯＮＯ構造にする。その後、ｐ型Ｓｉ基板（１）の全
面に膜厚ｅｏｏｏ（人〕程度のポリＳｉ膜（６）を形成
する。さらに、イオン注入法によりポリＳｉ膜（６）に
３３４．／オンを注入し、その後、加熱温度１０００（
”Ｃ）程度の熱処理をする（同図（ｃ））。

次に％　Ｂ”イオンを含有したポリＳｉ膜（６）をエッ
チバックし、その後熱酸化を行なう、熱処理条件は、酸
素雰囲気中で、加熱温度を９００（”Ｃ）程度、処理時
間を３０〔分〕程度とする。これにより、開口部＜４〉
に充填されたポリＳｉ膜（６）は、蓄積電極（６ａ）と
なる、その後、全面に減圧ＣＶＤ法により、膜厚３００
０（人〕程度のＳｉｎ、膜（７）を形成する。さらに、
ＲＩＥ法により、レジスト膜をマスクにして、５１０ｗ
膜（７）を選択的に除去し、転送トランジスタ形成領域
（ＴＡ）のｎ型つ−ｒ−ＪＬＪｉ（２）を露出する開口
部（８ｂ）と、蓄積電極（６ａ）を露出する開口部（８
ａ）とを形成する（同図（ｄ））。

その後、減圧ＣＶＤ法により開口部（８ａ　、　８ｂ）
を形成したｐ型Ｓｉ基板（１）の全面に膜厚３０００〔
人〕程度のポリＳｉ膜（９）を成長する。さらに、イオ
ン注入法により、ポリＳｉ膜（９）にＢＦｔイオンを注
入し、その後熱処理をする。熱処理条件は、Ｎ、雰囲気
中において、加熱温度を９００（”Ｃ）程度、加熱時間
を３０〔分〕程度とする。これにより、転送トランジス
タ形成領域（ＴＡ）のｎ型ウェル層（２）には、ｐ型不
純物が熱拡散し、ｐ型下鈍物拡散領域（１０）が形成さ
れる。また、蓄積電極（６ａ）と、ポリＳｉ膜（９）が
電気的に接続される。その後、ポリＳｉ膜（９）をパタ
ーニングする。これにより、ソース・ドレイン引出し電
極と、ドレイン電極（ｔａｂ）、蓄積電極（６ａ）間の
接続電極が同時に形成される（同図＜ｅ＞）。

次いで、減圧ＣＶＤ法により、ＢＦ、＋イオンを含有し
たポリＳｉ膜（９）上に膜厚３０００（人〕程度のＳｉ
ｎ、膜（１１）を形成し、その絶縁をする。その後、転
送トランジスタ形成領域（ＴＡ）に開口部（１２）を形
成する。開口部（１２）は、ＲＩＥ法により、５ｉＯ１
膜（１１）と、ポリＳｉ膜（９）と、ｐ型下鈍物拡散領
域（１０）とを貫き、ｎ型ウェル層（２）に達する深さ
となるように溝掘りされる（同図（ｆ））。

次に、開口部（１２）のダミー酸化処理を行なう。

その後、イオン注入法により、開口部（１２）によって
画定された一対のｐ型下鈍物拡散領域（１０ａ、１０ｂ
）のチャネルを形成する。チャネルインプラの条件ハ、
Ｂ”イ才７のＦ−ズ量をｌＸｌ０”（ｃｍ−”）程度、
注入エネルギーは３５ＮＣｅＶ）程度とする。これによ
り、ｐ型下鈍物拡散領域（１０ａ）はソース電極になり
、また、（１０ｂ）はドレイン電極となる。その後、ダ
ミー酸化膜をウェットエッチし、さらに減圧ＣＶＤ法に
より、開口部（１２）の底面に膜厚２００（人〕程度の
ＳｉＯ＊膜（１３）を熱酸化により形成するａ　５１０
ｍ膜（１３）は、ゲート酸化膜となる（同図（ｇ））。

次いで、ゲート酸化膜（１３）を形成した開口部（１２
）にポリＳｉ膜（１４）を形成する。その後、イオン注
入法によりポリＳｉ膜（１４）にＦｏｃｉ、を拡散し、
加熱温度９００（”Ｃ）程度において、活性化をする。

さらに、ポリＳｉ膜（１４）をパターニングして、ワー
ド線を形成する（同図（ｈ））。

なお、同図（ｈ）の形成工程後は、従来のようにワード
線を絶縁膜（１５）により絶縁し、ソース電極（１０ａ
）から延在するポリＳｉ膜（９）に接続するビット線（
１６）を形成する（同図〈ｉ））。

これ等の工程により、本発明の実施例に係る半導体記憶
装置を製造することができる。

このようにして、転送トランジスタ形成領域〈ＴＡ）に
露出しているｎ型ウェル層（２）から、蓄積電極（６ａ
）上の開口部（８ａ）を有する５ｉ０＊膜（７）上に延
在するポリＳｉ膜（９）を形成している。

このため、蓄積キャパシタ（Ｃ）の蓄積電極（６ａ）と
、転送トランジスタ形成領域（ＴＡ）に形成されたドレ
イン電極（１０ｂ）とは、横方向において、再現性良く
接続することができる。

これにより、従来例のような首部から成る垂直接続体に
より、蓄積電極（６ａ）と、転送トランジスタ（１）の
ドレイン電極（１０ｂ）とを接続する方法に比べて、本
発明の実施例では、ポリＳｉ膜（９）により、ソース・
ドレイン電極（１０ａ　、　１０ｂ）の引出し電極（１
３）及びドレイン電極（１０ｂ）、蓄積電極（６ａ）間
の接続電極を同時に形成できることから形成工程の簡略
化をすることが可能となる。

（ト）発明の詳細 な説明したように本発明によれば、転送トランジスタと
、蓄積キャパシタとを並べることによって、ドレイン電
極及び蓄積電極の接続加工が容易になる。

このため、接続工程の簡略化を図ることができる。これ
により、半導体記憶装置の製造コストの低下を図ること
が可能となる。

【図面の簡単な説明】

第１図は、本発明の実施例に係る半導体記憶装置の断面
図、第２図（ａ）〜（ｉ）は、本発明の実施例に係る半
導体記憶装置の形成工程を説明する断面図、第３図は、
従来例の半導体記憶装置及びその製造方法に係る断面図
である。 （符号の説明） （１）　、　（２１）・・・一導電型の半導体基板（ｐ
型Ｓｉ基板）、　（２）　、　（２７）・・・反対導電
型のウェル層（ｎ型のウェル層）、　（３）　、　（２
６）・・・素子絶縁をする第１の膜（フィールド絶縁膜
）、　（４）・・・第１の開口部（開口部）、　＜５）
　、　（２３）・・・容量絶縁膜、（６）、−・・導電
性の膜（不純物を含有した第１の多結晶半導体膜、ポリ
Ｓｉ膜）、　（６ａ）　、　（２４）・・・蓄積電極、
　（７）・・・素子絶縁をする第２の膜（Ｓｉｎ、膜）
、（８ａ〉・・・第２の開口部（開口部）、　（８ｂ）
・・・第３の開口部（開口部）、　（９）・・・導電性
の膜（不純物を含有した第２の多結晶半導体膜、ポリＳ
ｉ膜）、（１０）・・・ｐ型下鈍物拡散領域、　（１０
ａ）　、　（２８ａ）・・・ｐ型下鈍物拡散領域（ソー
ス電極）、　（１０ｂ）　、　（２８ｂ）・・・ｐ型下
鈍物拡散領域（ドレイン電極）、　（１１）・・・素子
絶縁をする第３の膜（素子絶縁膜）、（１２〉・・・第
４の開口部（開口部）、　（１３）　、　（２９）・・
・ゲート酸化膜（ゲート絶縁膜）、　（１４）・・・導
電性の膜（不純物を含有した第３の多結晶半導体膜、ポ
リＳｉ膜）、　　（１４ａ）・・・ゲート電極（ワード
線）、＜１５）・・・素子絶縁をする第４の膜（素子絶
縁膜）、（１６）　、　（３０）・・・ビット線、　（
２２）・・・ｐ型Ｓｉ層、　（２５）・・・首部（垂直
接続体）、　（Ｔ）・・・転送トランジスタ、（Ｃ）・
・・蓄積キャパシタ、　（ＩＡ）・・・転送トランジス
タ形成領域、　（ＣＡ）・・・蓄積キ〜バシタ形成領域
。

Claims (3)

【特許請求の範囲】
1. （１）反対導電型の半導体層（２）を形成した一導電型
   の半導体基板（１）に、一対のソース又はドレイン（１
   ０ａ又は１０ｂ）及びワード線（１４ａ）から成る転送
   トランジスタ（Ｔ）と、容量絶縁膜（５）及び蓄積電極
   （６ａ）から成る蓄積キャパシタ（Ｃ）とを具備し、前
   記転送トランジスタ（Ｔ）と、蓄積キャパシタ（Ｃ）と
   は横方向に並べて設けられ、 前記転送トランジスタ（Ｔ）のソース又はドレイン（１
   ０ａ又は１０ｂ）に接続された導電性の膜（９）が素子
   絶縁をする膜（７）上に延在して設けられ、前記蓄積キ
   ャパシタ（Ｃ）の蓄積電極（６ａ）が、該蓄積電極（６
   ａ）上の素子絶縁をする膜（７）を選択的に開口された
   開口部（８ａ）を介して、 前記導電性の膜（９）と接続されて成ることを特徴とす
   る半導体記憶装置。
2. （２）反対導電型の半導体層（２）を設けた一導電型の
   半導体基板（１）に、素子絶縁をする第１の膜（３）を
   形成して、転送トランジスタ形成領域（ＴＡ）及び蓄積
   キャパシタ形成領域（ＣＡ）を画定する工程と、 前記蓄積キャパシタ形成領域（ＣＡ）に、蓄積電極（６
   ａ）及び容量絶縁膜（５）から成る蓄積キャパシタ（Ｃ
   ）を形成し、その後蓄積電極（６ａ）上に選択的に開口
   部（８ａ）を有する素子絶縁をする第２の膜（７）を形
   成する工程と、 前記転送トランジスタ形成領域（ＴＡ）に露出する反対
   導電型の半導体層（２）から少なくとも、前記素子絶縁
   をする第２の膜（７）上に延在する導電性の膜（９）を
   形成し、前記蓄積電極（６ａ）と、導電性の膜（９）と
   を接続する工程と、 前記転送トランジスタ形成領域（ＴＡ）に、ソース又は
   ドレイン（１０ａ、１０ｂ）及びゲート（１４ａ）を形
   成する工程とを有することを特徴とする半導体記憶置の
   製造方法。
3. （３）一導電型の半導体基板（１）に、反対導電型の半
   導体層（２）を形成し、その後素子絶縁をする第１の膜
   （３）を形成して、転送トランジスタ形成領域（ＴＡ）
   と、蓄積キャパシタ形成領域（ＣＡ）を画定する工程と
   、 前記蓄積キャパシタ形成領域（ＣＡ）の素子絶縁をする
   第１の膜（３）と、反対導電型の半導体層（２）と、一
   導電型の半導体基板（１）とを選択的に除去して、第１
   の開口部（４）を形成する工程と、前記第１の開口部（
   ４）の内面を絶縁して、容量絶縁膜（５）を形成し、そ
   の後第１の開口部（４）に不純物を含有した第１の多結
   晶半導体膜（６）を充填して、蓄積電極（６ａ）を形成
   する工程と、前記蓄積電極（６ａ）を形成した半導体基
   板（１）上に素子絶縁をする第２の膜（７）を形成し、
   その後転送トランジスタ形成領域（ＴＡ）、及び蓄積キ
   ャパシタ形成領域（ＣＡ）の前記第２の膜（７）を選択
   的に除去して、反対導電型の半導体層（２）を露出する
   第２の開口部（８ｂ）と、蓄積電極（６ａ）を露出する
   第３の開口部（８ａ）を形成する工程と、 前記第２、３の開口部（８ａ、８ｂ）を形成した半導体
   基板（１）上に、選択的に不純物を含有した第２の多結
   晶半導体膜（９）を形成し、反対導電型のウェル層（２
   ）に一導電型の不純物拡散領域（１０）を形成する工程
   と、 前記第２の多結晶半導体膜（９）を形成した半導体基板
   （１）上に、全面に素子絶縁をする第３の膜（１１）を
   形成し、その後転送トランジスタ形成領域（ＴＡ）の該
   第３の膜（１１）と、第２の多結晶半導体膜（９）と、
   一導電型の下鈍物拡散領域（１０）と、反対導電型の半
   導体層（２）とを選択的に開口して、第４の開口部（１
   ２）を形成する工程と、 前記第４の開口部（１２）の内面にゲート絶縁膜（１３
   ）を形成し、その後第４の開口部（１２）に不純物を含
   有した第３の多結晶半導体膜（１４）を充填し、転送ト
   ランジスタ（Ｔ）のゲート電極（１４ａ）を形成する工
   程と、 前記ゲート電極（１４ａ）を形成した半導体基板（１）
   上に素子絶縁をする第４の膜（１５）を形成し、その後
   、該第４の膜（１５）を選択的に除去して、前記第３の
   多結晶半導体膜（１４）を露出し、該第３の多結晶半導
   体膜（１４）と接続するビット線（１６）を形成する工
   程とを有することを特徴とする半導体記憶装置の製造方
   法。