JPH0574806A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH0574806A
JPH0574806A JP3234426A JP23442691A JPH0574806A JP H0574806 A JPH0574806 A JP H0574806A JP 3234426 A JP3234426 A JP 3234426A JP 23442691 A JP23442691 A JP 23442691A JP H0574806 A JPH0574806 A JP H0574806A
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oxide film
semiconductor device
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polycrystalline silicon
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Shinichiro Kimura
紳一郎 木村
Shoji Yadori
章二 宿利
Hiromasa Noda
浩正 野田
Masaru Hisamoto
大 久本
Hideyuki Matsuoka
秀行 松岡
Kazunari Torii
和功 鳥居
Natsuki Yokoyama
夏樹 横山
Toshiyuki Yoshimura
俊之 吉村
Kazunori Tsujimoto
和典 辻本
Eiji Takeda
英次 武田
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Hitachi Ltd
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Hitachi Ltd
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Abstract

(57)【要約】 【目的】最小加工寸法以下のゲート長が実現できる、積
み上げ型ソースドレインＦＥＴの最大の課題である、ソ
ースドレイン端の不純物制御という問題に対する解決方
法を与え、さらに微細化の可能なMOSFET構造を提供す
る。 【構成】不純物制御を可能にするために、極薄酸化膜上
に多結晶シリコンを堆積して、これから、下地の酸化膜
を通して不純物を拡散させる。その後、拡散源となった
多結晶シリコンは酸化膜を下地にして完全に除去する。 【効果】以上の方法を用いることで、積み上げ型ソース
ドレインＦＥＴにおいて、ゲートとソースドレイン間の
絶縁をしながら、ソースドレイン端拡散層を浅くできる
ために、ＦＥＴの短チャネル化が改善される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、従来の製造技術を用い
ながら、微細化の可能なＭＯＳ(Metal OxideSemiconduc
tor)型の電界効果半導体装置（ＦＥＴ；Field Effect T
ransistor)に関する。
【０００２】
【従来の技術】シリコンＬＳＩ（Large Scale Integrat
ed circuits)の根幹をなすMOSFETは、現在まで、比例縮
小則という基本概念に沿って、寸法の微細化が達成され
てきた。例えば、現在、ＬＳＩの代表である、１メガビ
ットＤＲＡＭ(Dynamic RandomAccess Memory)では、ゲ
ート長で１μｍのＦＥＴが使われており、さらに、量産
体制の整いつつある４メガビットＤＲＡＭでは、ゲート
長は０．８μｍになっている。今後も微細化技術の進歩
と相俟って、半導体素子の寸法が縮小して行くのは間違
いない。
【０００３】ところで、MOSFETの微細化は、単に寸法の
縮小だけで達成されてきたのではなく、寸法の縮小に伴
って顕著になる、短チャネル効果や、パンチスルー現象
を効果的に抑制してきた結果である。この際の指針とな
ったのが、上記の比例縮小則であり、これに従って、寸
法の縮小とともに、基板濃度を増加させ、ゲート酸化膜
を薄くし、かつ、ソースドレイン領域の拡散層を浅くし
てきた。今後もさらにＦＥＴの微細化を進めて行くため
には、この指針に従わざるを得ないが、しかしながら、
様々な微細化限界要因が明らかになってきたのも事実で
ある。例えば、ゲート酸化膜は、直接トンネル現象が起
こるために、薄膜化の限界は４ｎｍであると言われてい
る。また、拡散層の浅接合化も、不純物の拡散で決まる
ために、０．０５μｍ以下にするのは不可能である。こ
のため、短チャネル化を進めるためには、基板濃度を上
昇させるざるをえないが、基板濃度の上昇はしきい電圧
の上昇を招き、かつ、拡散層容量の増加、拡散層耐圧の
低下という特性劣化の原因となる。これらの問題を解決
できるＦＥＴ構造として提案されているのが、図３から
図５に示したものである。これらの構造に共通の特徴
は、ソースドレイン領域が基板表面より高くなってい
る、いわゆる、積み上げ型の構造であり、かつ、ゲート
長が、この積み上げ拡散層の作るスペースによって、自
己整合で決まるという点である。このため、現在、量産
化の始まった１６メガＤＲＡＭで使われている０．５μ
ｍ程度のリソグラフィ技術があれば、側壁に形成する酸
化膜の膜厚にも依存するが、０．３μｍ以下のゲート長
を実現するのも比較的容易である。また、この積み上げ
拡散層の隙間を通して、ＦＥＴのパンチスルー抑制用の
不純物を打ち込むことが出来るために、基板の濃度を必
要以上にあげることがない。このため、従来構造のＦＥ
Ｔに比べて、拡散層容量の増加を抑えることが可能であ
る。
【０００４】以下、図を用いて、簡単にそれぞれの特徴
を説明する。図３に示した構造は、特開昭６２−３５５
７０に述べられている。この構造の特徴は、ソースドレ
イン領域の拡散層（１１）の面積が、自己整合で決まる
点である。このためには、基板上（１）に素子間分離酸
化膜（２）を形成した後に、この図には示されないダミ
ーゲートを形成し、このダミーゲートの側壁に自己整合
で作った側壁膜を、選択酸化のマスクにして、基板を再
び酸化するという工程を採用している。この酸化の結
果、基板上には、素子間分離酸化膜（２）のほかに、ソ
ースドレイン領域を決定する酸化膜（３０）が成長す
る。このように、ソースドレイン領域の面積を小さくで
きる利点はあるものの、ゲート長はダミーゲートの幅で
決まってしまい、自己整合によるゲート長の決定という
特徴が失われる。尚、図３で、１は半導体基板、２は素
子間分離酸化膜、４は積み上げ拡散層、５は酸化膜、１
１は基板内に形成される拡散層、１２は積み上げ拡散層
の側壁を被う側壁酸化膜、１３はゲート酸化膜、１４は
ゲート電極、３０および３１は酸化膜である。
【０００５】図４に示した構造は、特開昭６０−１２４
８７４に述べられている。この構造の特徴は、拡散層の
形成に、酸化膜からの不純物拡散を用いる点である。こ
のために、まず基板上に、不純物を含んだ酸化膜（３
２）、不純物を含まない酸化膜（５）、多結晶シリコン
（４）からなる積層膜を堆積する。次に、ゲートが形成
される領域を開けて、この積み上げ拡散層の側壁に多結
晶シリコン膜（８）つける。その側壁を、さらに酸化膜
で被って、積み上げ拡散層とゲート電極（１４）の絶縁
を行うが、この際、酸化膜を２層構造にして、下の酸化
膜（３２）には不純物を含ませ、これからの拡散によっ
て拡散層（１１）の一部を基板内に形成する。こうすれ
ば、図３に示した構造と違って、積み上げた多結晶シリ
コンから、側壁酸化膜（１２）の下をくぐって不純物を
拡散させる必要がないため、比較的浅い拡散層を作るこ
とができる。しかしながら、酸化膜からの不純物拡散
は、その酸化膜の中にかなり多量の不純物が含まれてい
る場合以外は、ほとんど不可能と言ってよい。まして、
イオン打ち込み等の方法で酸化膜に不純物を導入した場
合には、不純物はほとんど拡散しない。尚、ここで、１
は半導体基板、４は多結晶シリコン、５は酸化膜、８は
側壁多結晶シリコン、１２は側壁酸化膜、１３はゲート
酸化膜、１４はゲート電極、１５は酸化膜、１７は配
線、３２は不純物を含む酸化膜である。
【０００６】図５に示した構造は、特開平２−１２９９
２８に述べられている。ここでは、ソースドレイン端
で、不純物拡散の制御ができることを、特徴のひとつに
挙げている。このために、素子間分離酸化膜（２）を形
成した基板上（１）に、積み上げ多結晶シリコン（４）
を堆積して加工した後、この多結晶シリコン（４）を、
ここでは示していない酸化膜で被う。その後、レジスト
を堆積して、ゲートが形成される領域を埋め、その時
に、多結晶シリコン（４）の側壁を被っていた上記の酸
化膜を露出させ、その側壁酸化膜を除去する。その結
果、ゲート領域を埋めているレジストと、積み上げ多結
晶シリコン（４）との間に、酸化膜の膜厚に相当する隙
間ができる。この隙間を通して不純物を打ち込むこと
で、拡散層を作ることができる。この方法を用いれば、
ソースドレイン端の不純物分布を制御できるが、レジス
トを用いたゲート領域の埋め戻しなど、制御困難な方法
を採用しなければならないなどの欠点がある。また、こ
の構造及び製造方法では、ゲート長の異なるＦＥＴが作
り難い。これは、ゲート領域の埋め戻しを行うためであ
る。尚、ここで、１は半導体基板、２は素子間分離酸化
膜、４は多結晶シリコン、５は酸化膜、１１は拡散層、
１２は側壁酸化膜、１３はゲート酸化膜、１４はゲート
電極である。
【０００７】
【発明が解決しようとする課題】以上述べてきたよう
に、図３から図５に示した、積み上げ型のMOSFETは、従
来構造のものに比べて、幾つかの優れた特徴を有してい
る。それらは、（１）ゲート長が、積み上げ型ソースド
レインの間隙と、その積み上げ型ソースドレインの側壁
に形成した側壁酸化膜の膜厚で、自己整合的に決定でき
る、（２）拡散層領域の面積を自己整合で決めることが
できる可能性がある、（３）ソースドレイン拡散層の抵
抗を下げることができる、などの点に集約できる。特
に、現状の量産技術で実現できる最小寸法は０．５μｍ
程度であり、かつ、これ以下の寸法を実現するための技
術課題が累積していることを考慮すると、現状の技術
で、さらに小さな寸法の実現できる（１）の特徴は、素
子の微細化をさらに促進できる重要な要素である。ま
た、上述したように、今後も基板の濃度を上げて行かな
ければならないことを考えると、従来構造では、拡散層
抵抗および拡散層容量の増加は必須であり、この点で、
（２）（３）の特徴は優れた利点となる。
【０００８】しかしながら、この積み上げ型MOSFETに
は、非常に大きな製造上の問題点がある。それは、ソー
スドレイン端の拡散層の制御ができない点にある。例え
ば、図３の構造を例に挙げると、基板の中の拡散層（１
１）は、基板上に積み上げた多結晶シリコン（４）から
の拡散で形成するが、その不純物は、積み上げた多結晶
シリコン（４）の側壁を被う酸化膜（１２）の下を拡散
してソースドレイン端に到達させなければならない。す
なわち、拡散深さは側壁酸化膜（１２）の膜厚できまる
が、側壁酸化膜の膜厚は、ゲート電極との耐圧や容量の
点から、あまり薄くすることはできない。この結果、接
合は深くなってしまう。
【０００９】図４、５に示した構造は、この欠点を解消
するために考案されたものであり、図４に示した構造で
は、ソースドレイン端の不純物の制御に、不純物を含ん
だ酸化膜（３２）からの拡散を用いており、図５に示し
たものでは、前述したように、間隙を通してイオンを打
ち込み、ソースドレイン端の不純物分布を制御する方法
を考案している。しかしながら、酸化膜からの不純物拡
散は、予め多量の不純物が混入されている場合にのみ可
能であり、まして、イオン打ち込み等の方法で酸化膜中
に不純物を導入した場合には、まったく拡散しない。ま
た、図５に示した構造では、ゲート領域のみを一度レジ
スト等で埋めるなど、複雑かつ信頼性に乏しいプロセス
を採用しなければならない。また、この方法では、ゲー
ト領域はレジスト等で埋まることを仮定しているので、
ゲート寸法の異なるＦＥＴを作るのは困難である。
【００１０】
【課題を解決するための手段】上述したように、積み上
げ型MOSFETの最大の欠点は、ソースドレイン端の不純物
制御が困難な点にある。酸化膜からの不純物拡散は、絶
縁を兼ねることができるので理想的な方法であるが、現
実には、不純物拡散は、特殊な場合を除いては期待でき
ない。
【００１１】そこで、本発明では、拡散源に、酸化膜で
はなく多結晶シリコンを用いた。多結晶シリコンなら
ば、その中に含まれる不純物は比較的容易に、基板に向
かって拡散する。しかしながら、多結晶シリコンを直接
基板に堆積させたのでは、この拡散源となった多結晶シ
リコンを基板上で除去することはできない。これでは、
積み上げたソースドレイン領域とゲート電極との絶縁を
行うのは不可能である。本発明では、この不純物の拡散
と、ソースドレイン領域の絶縁という矛盾する課題を解
決するために、次のような半導体構造および製造方法を
考案した。これを、図１、２を用いて説明する。
【００１２】本発明の要点は、上記の拡散源となる多結
晶シリコンを、図１、２には記載されていない、自然酸
化膜程度の非常に薄い酸化膜の上に堆積させ、この酸化
膜を通して不純物を拡散させ、さらに、拡散源となった
多結晶シリコンを、この薄い酸化膜を下地にして完全に
除去し、その後、積み上げソースドレインとゲート電極
の絶縁を行うというものである。図１、図２には、この
非常に薄い酸化膜も拡散源となった多結晶シリコンも記
述されていない。それは、図１、２が本発明の半導体装
置の最終断面図を示しているからである。尚、これらの
図で、１は半導体基板、２は素子間分離酸化膜、３は窒
化膜、４は積み上げソースドレインを構成する多結晶シ
リコン、５は酸化膜、８は４の多結晶シリコンと基板の
拡散層をつなぐ多結晶シリコン、１１は拡散層、１２は
積み上げソースドレインの実質的に不純物を含まない側
壁酸化膜、１３はゲート酸化膜、１４はゲート電極、１
５は層間酸化膜、１６はコンタクトを埋める金属、１７
は配線金属である。
【００１３】
【作用】多結晶シリコンに打ち込んだ不純物が、その下
の半導体基板にまで拡散し、基板の中に拡散層を作るこ
とが知られている。しかも、そのために必要な熱処理温
度は比較的低温でよい。このため、多結晶シリコン中に
イオン打ち込み等の方法で不純物を導入すれば、所望の
導電型の拡散層を基板に作ることができる。これが、酸
化膜を拡散源に用いた場合との大きな違いである。しか
しながら、拡散源となった多結晶シリコンを残しておい
たのでは、ソースドレインとゲート電極との絶縁に支障
が生じる。これを除去しなければならないが、多結晶シ
リコンを直接基板の上に堆積させたのでは、これを除去
する際に下地の基板まで掘れてしまう。
【００１４】これを防ぐために、予め、自然酸化膜程度
の非常に薄い酸化膜を基板上に形成し、この上に、拡散
源となる多結晶シリコン膜を堆積させた。多結晶シリコ
ン内の不純物は、この非常に薄い酸化膜を通して基板内
に拡散し、かつ、多結晶シリコンは、この酸化膜を下地
として除去される。最近のドライエッチ法、特に、基板
を液体窒素温度程度にまで冷却する、低温ドライエッチ
法を用いれば、このように非常に薄い酸化膜上で多結晶
シリコンの加工を行うことは可能である。また、この、
非常に薄い酸化膜は、不純物拡散の障害になることはな
い。
【００１５】以上述べてきたように、基板上に形成した
自然酸化膜程度の酸化膜上に多結晶シリコンを堆積し、
この酸化膜を通して不純物を拡散させた後に、この多結
晶シリコンを完全に除去すれば、従来構造で問題となっ
ている、ソースドレイン端での不純物の制御と、ゲート
電極との絶縁という２つの問題点を解決できる。
【００１６】
【実施例】以下本発明の実施例を説明する。第１の実施
例では、拡散層の面積を自己整合で決定できる構造およ
びその製造方法について述べる。第２の実施例では、拡
散層を自己整合で決めることはできないが、製造上簡便
な方法について述べる。第１、第２の実施例では、非常
に薄い酸化膜上で、多結晶シリコンの加工を２回行うよ
うになるため、この薄い酸化膜が無くなり、基板が加工
されてしまう可能性がある。そこで、第３、第４の実施
例では、これを防ぐ方法について述べる。さらに、第５
の実施例では、薄い酸化膜を通した不純物拡散を用いな
い方法について述べる。また、本発明の特徴として、積
み上げ型ＦＥＴと従来型ＦＥＴとを同時に作ることがで
きる点が挙げられる。これについて第６の実施例で述べ
る。最後に、本発明の半導体装置を用いたＣＭＯＳ（Co
mplemetary MOS)インバータについて述べる。
【００１７】まず、図６に示したように、半導体基板
（又は半導体基体、これらは例えば、基板上に形成され
たウェル領域も含む意味で用いる。）（１）上に、各素
子を電気的に分離するための絶縁膜、具体的にはシリコ
ン酸化膜（２）を、公知の選択酸化法を用いて形成す
る。具体的には、基板上に窒化膜で島を形成し、その状
態で酸化を行うと、窒化膜は酸素を通さないために、窒
化膜で被われていない領域にのみ酸化膜が形成される。
本発明では、１０００℃の温度で、約４００ｎｍの酸化
膜を成長させた。尚、この工程以前に、基板に導電型の
異なる領域を形成したり、素子間分離酸化膜の下での基
板不純物の不足を補う工程などがあるが、ここでは、説
明を簡単にするために省略してある。尚、選択酸化のマ
スクとなった窒化膜を除去した後に表面を洗浄し、さら
に酸化膜を１０ｎｍ成長させるが、ここでは、図示して
いない。
【００１８】次に、図７に示したように、窒化膜
（３）、不純物を含んだ多結晶シリコン膜（４）、酸化
膜（５）の積層膜を公知のＣＶＤ(ChemicalVapour Depo
sition)法を用いて堆積する。膜厚は、それぞれ１００
ｎｍである。基板表面は酸化膜で被われているが、ここ
では図示していない。多結晶シリコン（４）への不純物
導入には、公知のイオン打ち込み法を用いた。導電型
は、ｎ-型のＦＥＴの場合には砒素もしくは燐を、p-型
のＦＥＴの場合にはボロンを打ち込んだ。
【００１９】次に、図８に示したように、ゲート領域を
開口し、この積層膜を所望の大きさに分離する。この
際、基板上にある酸化膜（図示されていない。）が窒化
膜加工の下地となる。加工に際しては、レジストパター
ンを形成するが、公知の単層レジスト法および多層レジ
スト法のどちらの方法を採用してもよい。
【００２０】次に、窒化膜（３）と多結晶シリコン膜
（４）のみを横方向にエッチングして、その上の酸化膜
（５）にひさしができるようにする。そして、図９に示
したように、窒化膜（６）を、５ｎｍ程度の膜厚で堆積
する。公知の低圧ＣＶＤ法を用いると、段差の被覆性が
良いため、図９に示したように、酸化膜（５）のひさし
の下にも窒化膜（６）が入り込む。この状態で、窒化膜
（６）の異方性ドライエッチを行うと、側壁およびひさ
しの下と、ひさしで影になった基板上の窒化膜（６）だ
けが残り、図１０のような形状が得られる。異方性ドラ
イエッチは、方向性の高いイオンを用いたエッチングの
ため、このような構造が容易に実現できる。
【００２１】さらに、図１１に示したように、この残っ
た窒化膜を選択酸化のマスクとして基板表面を酸化する
と、露出した基板表面にのみ酸化膜（７）が成長する。
この酸化膜（７）は、この後形成する多結晶シリコン膜
の加工の下地になるだけなので、本実施例では、膜厚は
２０ｎｍ程度にした。
【００２２】次に、図１２のように、この選択酸化のマ
スクとなった窒化膜（６）を除去する。基板上に堆積し
た窒化膜（３）も削れるが、膜厚に違いがあるので、基
板上の窒化膜（３）が無くなることはない。
【００２３】さらに、多結晶シリコン（８）を図１３の
ように堆積する。多結晶シリコンの堆積にも公知の低圧
ＣＶＤ法を採用すると、図１３のように、ひさしの下に
まで多結晶シリコンが堆積する。その後、所望の導電型
にするために、イオン打ち込みを行うが、この際、ひさ
しの下にまで不純物がとどくように、イオンの入射方向
を基板に対して傾ける方法を採用した。
【００２４】そして、図１４に示したように、ひさしの
下にのみ多結晶シリコン（８）が残るようにエッチング
を行う。この際、基板表面に形成した酸化膜（７）が、
多結晶シリコン加工の下地になり、基板が削れるのを防
ぐ。
【００２５】次に、このエッチングの下地になった酸化
膜（７）を除去した後、非常に薄い酸化膜（９）を、基
板表面および、側壁多結晶シリコン（８）表面に形成す
る（図１５）。膜厚は、不純物拡散の妨げにならず、か
つ、多結晶シリコン加工の下地になる程度でなければな
らない。上述したように、公知の低温ドライエッチ法を
採用すれば、１０〜２０Å程度の酸化膜で、多結晶シリ
コン膜のエッチングストッパになりうる。そこで、本実
施例では、硝酸や過酸化水素といった、シリコン表面に
酸化膜を形成する酸に浸漬して、化学的に酸化膜を作っ
た。これらの方法で作った膜は、熱酸化法などで作った
膜とは違って、完全な酸化膜ではないが、この方が不純
物の拡散には都合がよい。また、この程度の膜でも、低
温ドライエッチ法を用いれば、この膜上での多結晶シリ
コンの加工は可能である。
【００２６】次に、図１６に示したように、基板への不
純物拡散の拡散源となる、多結晶シリコン（１０）を堆
積する。そして、所望の導電型になるよう不純物を導入
した後で、公知の異方性ドライエッチ法を用いて、非常
に薄い酸化膜を下地にして、この多結晶シリコン膜（１
０）をエッチングする。この際、基板を液体窒素温度に
まで冷却し、マイクロ波放電によりＳＦ6のプラズマを
発生させ、これを用いて多結晶シリコンを加工した。
【００２７】その結果、図１７に示したように、側壁に
のみ多結晶シリコン（１０）が残る。次に、これに熱処
理を加えて、多結晶シリコンから、不純物を基板内に、
下地の酸化膜（９）を通して拡散させ、拡散層(１１)を
作る(図１８)。熱処理法としては、従来の加熱炉を用い
た方法や、ランプ加熱などのように瞬間的に基板を温め
る方法のどちらを採用しても良いが、熱処理雰囲気の制
御を厳密に行い、拡散源となる多結晶シリコン(１０)の
表面に、酸化膜が形成されないようにしなければならな
い。その理由は、図１９に示したように、拡散源となっ
た多結晶シリコンを完全に除去する際にも、非常に薄い
酸化膜（９）上での高選択エッチングを行うが、熱処理
によって多結晶シリコンの表面にも酸化膜ができてしま
うと、多結晶シリコンが除去されなくなるからである。
本実施例では、昇温及び降温中も窒素雰囲気に基板を保
ち、温度が高い状態で基板が大気に触れることのないよ
うにした。
【００２８】さらに、多結晶シリコン（１０）加工の下
地となった薄い酸化膜（９）を除去し、基板全面にＣＶ
Ｄ法を用いて酸化膜（１２）を１００ｎｍ程度堆積す
る。そして、この酸化膜に異方性のドライエッチを施す
と、図２０に示したように、側壁にのみ酸化膜が残っ
て、側壁の多結晶シリコン（８）が被われる。これによ
って、多結晶シリコンはゲート電極から完全に絶縁され
る。
【００２９】ここからは、従来の方法に従って、基板の
表面を洗浄した後、ゲート酸化膜（１３）を成長させ、
さらに、ゲート電極（１４）として、図２１のように多
結晶シリコンを堆積して、所望の形状に加工する。尚、
この前に、基板の中に不純物を打ち込んで、ＦＥＴのパ
ンチスルー特性を改善するための工程や、しきい電圧調
整用のイオン打ち込みを行うが、ここでは省略してあ
る。また、ゲート電極（１４）としても、低抵抗化を目
的として、多結晶シリコンの上に金属膜などを堆積する
方法もあるが、ここでは省略している。ゲート電極の形
成後、層間酸化膜（１５）を堆積させ（図２２）、図２
３に示したように、コンタクト孔を開口し、これを金属
（１６）で埋めた後、配線層（１７）を形成する。実際
には、ゲート電極（１４）と基板にもコンタクトが取ら
れるが、この断面図では見えない。このように、本発明
の第１の実施例を用いると、拡散層の面積を、ゲート幅
にも依存するが、自己整合で最小にでき、かつ、従来構
造の積み上げＦＥＴで問題になっていた、ソースドレイ
ン端での不純物の制御が可能となる。
【００３０】実施例１の方法では、拡散層を自己整合で
作ることができるために、拡散層面積が最小になり、こ
のため、拡散層容量を小さくできる。しかし、そのため
に製造方法が複雑になる問題が発生する。そこで、次の
第２の実施例では、拡散層は自己整合にならないが、製
造がより簡単になる例について述べる。
【００３１】まず前例と同じように、半導体基板（１）
上に、素子間分離酸化膜（２）を成長させる（図２
４）。条件等は、第１の実施例と同じである。次に、基
板表面から酸化膜等を除去して、基板の表面を露出さ
せ、その上に、図２５のように、多結晶シリコン膜
（４）、酸化膜（５）の積層膜を堆積する。多結晶シリ
コンには所望の不純物を、イオン打ち込み等で導入して
おくが、不純物拡散用の熱処理は行わない。これは、拡
散層が深くなることを防ぐためである。また、多結晶シ
リコン膜の上に酸化膜（５）を堆積する際にも、できる
かぎり低温で行う。本実施例では、７００℃で堆積し
た。
【００３２】この上に、レジストパターンを形成し、多
結晶シリコン膜（４）および酸化膜（５）を所望の形状
に分離する。その際、多結晶シリコン（４）がシリコン
基板（１）上で加工されるために、図２６のようにある
程度は基板が掘れてしまう。この掘れる深さをできるだ
け少なくするように、エッチングの制御性を高める必要
がある。本実施例では、６０ｎｍ程度削れた。
【００３３】そして、図２７に示したように、露出した
基板（１）の表面と、多結晶シリコン（４）の側面に、
実施例１と同じ方法で、非常に薄い酸化膜（９）を成長
させる。そして、この上に、図２８のように、多結晶シ
リコン（１０）を再び堆積し、所望の導電型にする。さ
らに、実施例１と同様に、この非常に薄い酸化膜（９）
を下地にして、多結晶シリコン（１０）をエッチング
し、側壁にのみ、図２９のように、不純物を含んだ多結
晶シリコン（１０）を残す。そして、熱処理を加える
と、図３０に示したように、基板に接している多結晶シ
リコン（４）と側壁の多結晶シリコン（１０）から不純
物が拡散して、基板内に拡散層（１１）が形成される。
【００３４】この拡散源となった多結晶シリコン（１
０）を、図３１に示したように、薄い酸化膜（９）を下
地にして、基板が削れない条件で、完全に除去する。こ
のためには、前述したように、熱処理の最中に多結晶シ
リコンの表面に酸化膜が成長しないように、熱処理雰囲
気を制御しなければならない。
【００３５】この後の工程は、実施例１とまったく同じ
であるが、まず、図３２のように、酸化膜を堆積し、こ
れに、図３３のように異方性エッチングを施して側壁酸
化膜（１２）を形成する。この側壁酸化膜（１２）は実
質的に不純物を含んでいない。これによって、多結晶シ
リコンの側壁が絶縁される。そして、ゲート酸化膜（１
３）の成長、ゲート電極（１４）の形成を行い（図３
４）、最後に、図３５に示したように、層間酸化膜（１
５）の形成、配線層（１６、１７）形成を行って完成す
る。
【００３６】このように、本実施例を用いれば、拡散層
の面積を自己整合で決めることはできないが、比較的簡
単なプロセスで、微細なＦＥＴを作ることができる。拡
散層の面積が大きくなることは、素子特性の点では好ま
しくないが、この領域は、積み上げソースドレインと素
子間分離酸化膜とのマスク合わせで決まる問題であり、
必ずしも、本構造において拡散層の面積が大きくなるこ
とはない。素子間分離酸化膜の上に張り出した、多結晶
シリコン膜上にコンタクトを開口できるため、本構造の
ほうが、むしろ拡散層の面積を小さくすることができ
る。
【００３７】ところで、第１、第２の実施例共に、非常
に薄い酸化膜上で、多結晶シリコンのエッチングを２回
行わなければならない。１度目は、積み上げソースドレ
インの側壁に、不純物の拡散源として残す時であり、２
度目は、この多結晶シリコンを完全に除去するときであ
る。上記の低温エッチ法は、酸化膜との選択比を非常に
大きくできるのが特徴であるが、しかしながら、前述し
たように、化学的に形成したような１０Å程度の酸化膜
では、２度のエッチングに耐えることができず、多結晶
シリコンを除去する際に、下地の基板を掘る可能性があ
る。そこで、これを防ぐために、次に述べるような第３
の実施例に示した方法を考案した。
【００３８】第３の実施例でも、図３６から図３９まで
は、第２の実施例とまったく同じである。図３９のよう
に基板（１）及び多結晶シリコン（４）の側壁に薄い酸
化膜（９）を化学的に成長させ、さらにこの上に、不純
物の拡散源となる多結晶シリコン（１０）をＣＶＤで堆
積させるが、この際、図４０に示したように、まず非常
に薄いシリコン膜を堆積する。膜厚は８ｎｍである。こ
れ以下の膜厚にすると、シリコンが均一では無くなり、
いわゆる、島上に成長するようになる。所望の膜厚に成
長した後、一旦成長炉から引き出し、このシリコン膜の
表面に自然酸化膜（９１）を成長させる。シリコン膜は
５００℃程度で堆積する。この温度に加熱されたシリコ
ン膜が大気にさらされると、１０Å程度の自然酸化膜が
成長する。ところで、５００℃程度でシリコン膜を堆積
すると、これは多結晶ではなく非晶質になる。非晶質膜
のほうが薄い膜を堆積させることができる。この結果、
図４１に示したような、自然酸化膜（９１）で被われた
シリコン膜（１０）の付いた構造になる。
【００３９】続けて、図４２に示したように、自然酸化
膜（９１）の成長しているシリコン膜（１０）の上に、
同じ条件で、シリコン膜（１０１）を堆積する。膜厚は
約１００ｎｍである。これが所望の導電型になるよう
に、イオン打ち込み法を用いて、不純物を導入する。さ
らに、図４３のように、不純物の拡散源となる多結晶シ
リコン（１０１）を、積み上げソースドレイン領域の側
壁にのみ残す。この際、初めに堆積したシリコン膜上の
自然酸化膜（９１）で、シリコンの加工が止まるように
する。そして、図４４に示したように、熱処理を加え
て、このシリコン膜（１０１）から不純物を、その下の
酸化膜（９１）、８ｎｍ程度のシリコン膜（１０）、さ
らにその下の酸化膜（９）を通して、基板内（１）に拡
散させる。熱処理が加えられるために、非晶質シリコン
膜は多結晶シリコン膜に変化する。
【００４０】次に、図４５のように、拡散源となった多
結晶シリコン膜（１０１）を、その下にある酸化膜（９
１）を下地にして完全に除去する。下地になった酸化膜
（９１）をフッ化水素を含む溶液を用いて除去した後
（図４６）、再び、高選択の実現できる低温エッチ法を
用いて、基板（１）上の薄い酸化膜（９）を下地に、残
りのシリコン膜（１０）を完全に除去して、図４７の構
造を実現する。この後、図４８から図５０に示したよう
に、ＦＥＴを完成させるが、これは前述の第２の実施例
とまったく同じなので省略する。この実施例に述べた方
法を用いれば、自然酸化膜程度の厚さしかない酸化膜上
で、シリコン膜を２回加工する必要が無くなり、第１、
第２の実施例で懸念される、シリコン膜を除去する際の
基板の削れを防ぐことができる。また、シリコン膜と、
その上の自然酸化膜ともに非常に薄いために、不純物の
拡散に障害となるようなものではない。
【００４１】第３の実施例を用いることで、基板表面状
に形成した極薄酸化膜の上で、ドライエッチングを２回
行うという工程を避けることができる。しかし、このた
めに、多結晶シリコンを２回堆積したり、薄いシリコン
膜を通して不純物を拡散させるなどの、制御しにくい要
素を含んでいる。これを解決するために、以下の実施例
４を考案した。その製造工程を、図５１以降を用いて説
明する。基板上（１）に素子間分離酸化膜（２）を形成
して（図５１）、積み上げソースドレイン（４、５）を
堆積し（図５２）、それを、一対の島に分離して（図５
３）、表面に酸化膜（７）を形成する（図５４）まで
は、これまでに示してきた製造方法と同じである。ここ
で、酸化膜（７）の膜厚は、約３ｎｍである。この上
に、窒化膜（６）を２０ｎｍ程度堆積させる（図５
５）。さらに、表面全体に酸化膜（１２）を１００ｎｍ
程度堆積させて、公知の異方性ドライエッチを行うと、
図５６に示したように、積み上げソースドレインの側壁
にのみ、側壁酸化膜（１２）として残る。次に、図５７
のように、この側壁酸化膜（１２）をマスクにして、露
出している窒化膜（６）を選択的に除去する。さらに、
側壁酸化膜（１２）を除去して、窒化膜をマスクにし
て、基板表面を酸化すると（図５８）、窒化膜に被われ
ていない領域には厚い酸化膜が成長する。酸化膜（７）
の膜厚は、２０ｎｍとした。この時、窒化膜（６）の下
に存在している酸化膜は３ｎｍ程度である。次に、この
基板を、加熱した燐酸溶液に入れると、窒化膜（６）の
みが選択的に除去されて、図５９に示した構造になる。
選択的に成長した酸化膜（７）を残し、その酸化のマス
クとなった、窒化膜の下にあった酸化膜を除去して基板
表面を出す。選択的に成長させた酸化膜と窒化膜下の酸
化膜には、膜厚で１０倍の差があるため、上記のような
工程は可能である。さらに、これまで述べてきたよう
に、露出した基板表面と多結晶シリコン膜の側面に極薄
酸化膜（９）を形成して、さらに、不純物の拡散源とな
る多結晶シリコン（１０）を堆積して、所望の導電型に
する（図６０）。これに、さらに、熱処理を加えると、
多結晶シリコンから不純物が拡散して、基板に拡散層
（１１）ができる。次ぎの図６１から図６３までは、こ
れまで述べてきた実施例とまったく同じなので省略す
る。この第４の実施例を用いると、不純物の拡散源とな
る多結晶シリコンを加工する必要がない。このため、熱
処理中に多結晶シリコンの表面に酸化膜が形成されて
も、洗浄等の方法で簡単に除去することが可能である。
この、拡散源となる多結晶シリコンを加工する必要がな
いのは、プロセスマージンを向上させるうえで重要な利
点である。ところで、これまでの方法は、従来型の半導
体装置に比べて、工程数が増加するという問題がある。
次に、この課題を解決できる製造方法について、以下の
実施例を用いて説明する。
【００４２】これまでの実施例と同様に、まず図６４に
示したように、第１導電型の半導体基板（１）に、半導
体基板上の各素子を電気的に分離するための、素子間分
離酸化膜（２）を成長させる。素子間分離酸化膜の成長
方法、及びその膜厚はこれまでの実施例と同じである。
次に、半導体基板表面を露出させた後に、図６５に示し
たように、半導体基板表面とは導電型の異なる導電膜
（４）を堆積する。本実施例でも、これまでの実施例と
同様に、多結晶シリコンを堆積して、これに、イオン打
ち込み法によって不純物を導入するという方法を採用し
ている。基板が、ｐ型の場合には、多結晶シリコンには
燐を、２ｘ１０15／ｃｍ2から１ｘ１０16／ｃｍ2を、ｎ
型の場合には、ボロンを同量打ち込んだ。多結晶シリコ
ンの膜厚は、１００から２００ｎｍである。この上に、
公知のＣＶＤ法を用いて、酸化膜（５）を２００ｎｍ程
度堆積する。この酸化膜の堆積温度は約７５０℃なの
で、この間に、多結晶シリコンに打ち込んだ不純物が、
基板内にも拡散で広がる（４８）。つぎに、所望の形状
のマスクを使って、積み上げ拡散層となる導電膜（４）
と酸化膜（５）の積層膜を、図６６に示したように、一
対の拡散層に分離する。そのために、まず、レジストマ
スクを形成し、これで、酸化膜（５）を分離する。さら
に、レジスト膜を除去した後に、酸化膜（５）をマスク
にして、多結晶シリコン（４）を一対に分離する。この
際、多結晶シリコン（４）と半導体基板（１）とは同じ
材質なので、半導体基板の表面もある程度削られる。本
実施例では、約６０ｎｍの基板が削られた。次に、図６
７に示したように、一対の積み上げ拡散層で挾まれた半
導体基板に、拡散層の一部となる不純物（４９）を、イ
オン打ち込み法で形成する。その前に、イオン打ち込み
時の汚染を防ぐために、基板の表面を酸化するが、ここ
では省略してある。基板がｐ型の場合には、砒素を１ｘ
１０13／ｃｍ2から２ｘ１０15／ｃｍ2で、ｎ型の場合に
はボロンを同量、ＢＦ2の形で打ち込んだ。なお、これ
によってできる拡散層（４９）の深さは両方共に、０．
１ミクロン以下になるように、打ち込みエネルギーを調
整した。さらに、イオン打ち込みに伴う汚染を除去した
後に、酸化膜（１２）を、図６８に示したように、約１
００ｎｍ堆積する。この酸化膜（１２）の膜厚は、作り
たいゲート長に応じて、変化させることができる。これ
を異方性のドライエッチで除去すると、図６９に示した
ように、積み上げ拡散層（４，５）の側壁にのみ酸化膜
（１２）が残って、積み上げ拡散層が自己整合的に絶縁
分離される。次に、この側壁酸化膜（１２）、および、
積み上げ拡散層上の酸化膜（５）をマスクにして、拡散
層の一部となる不純物層（４９）を含んだ基板を、図７
０に示したように掘り下げる。掘る深さは、５０ｎｍか
ら１００ｎｍである。さらに、図７１に示したように、
側壁酸化膜（１２）の間隙を通して、基板と同じ導電型
の不純物を、パンチスルーストッパ層にするために、イ
オン打ち込みする（本断面図では、省略してある。）。
以下、図７１と７２はこれまでと同じであるので、説明
は省略する。
【００４３】ところで、本実施例では、拡散層の一部と
なる不純物層（４９）を、チャネルとなる領域に予め形
成し、これを、あとで除去するという工程を用いる。こ
のため、チャネル領域の不純物が完全に除去されない
と、拡散層間が電気的に接続される不良が発生する。特
に、バーズビークとよばれる、素子分離酸化膜（２）の
端の部分では、酸化膜がくさび状に成長しているため
に、この下に不純物が入り込むと不純物が除去されなく
なる。このため、本実施例では、以下に説明した工程を
考案した。これを、図７３以下に示したように、ゲート
電極に平行な方向の素子断面を用いて説明する。まず、
図７３のように、素子間分離酸化膜（２）を成長させ
る。次に、積み上げ拡散層となる、導電層（４）（多結
晶シリコン）と酸化膜（５）の積層膜を堆積する（図７
４）。この時、前述したように、多結晶シリコン内の不
純物が基板に拡散（４８）し、素子分離酸化膜の下に周
り込む。次に、図７５に示したように、積み上げ拡散層
を所望の形状に加工すると、この断面では、積み上げ拡
散層およびその上の酸化膜共に除去され、さらに、半導
体基板（１）が削られる。この際、素子分離酸化膜
（２）のバーズビークの下にある不純物層（４８）は残
ってしまう。次に、図７６に示したように、拡散層の一
部となる不純物（４９）をイオン打ち込みする。この断
面では、同図に示したように、基板全面に不純物（４
９）が打ち込まれる。次に、図７７に示したように、積
み上げ拡散層の側壁酸化膜となる酸化膜（１２）を堆積
する。ここで、図６９に示したように、積み上げ拡散層
の側壁にのみ酸化膜を残すために、異方性のドライエッ
チを行う。この際、素子分離酸化膜（２）も、図７８に
示したように、ある程度削り取られ、バーズビークが後
退する。これによって、バービークの下に広がっていた
不純物領域（４８）を露出させることができる。前述し
たように、基板へのイオン打ち込みで形成した拡散層の
接合深さは、０．１ミクロン以下であり、バーズビーク
の下にもぐり込んだ不純物の横方向の広がりは０．０５
ミクロン程度なので、本実施例では、素子分離酸化膜
（２）を０．１ミクロン程度後退させた。この程度で
は、素子分離特性に影響はない。ここで、図７０に示し
たように、基板を削り取ると、図７９に示したように、
バーズビークの下にもぐり込んだ不純物（４８）を除去
することができる。最後に、ゲート酸化膜、ゲート電極
の形成、層間絶縁膜の堆積、コンタクト孔の開口、配線
の形成を行って本発明の半導体装置を完成するが、この
素子断面では形状が明らかではないため、省略する。
【００４４】本実施例では、公知の素子分離酸化法を用
いているために、バーズビークの下にまで、不純物が横
方向拡散する問題がある。この問題は、バーズビークの
少ない素子分離酸化法や、バーズビークの無いトレンチ
素子分離を用いれば解消されるのは、ゆうまでもない。
【００４５】ところで、本発明による半導体装置と、そ
の製造方法の大きな特徴の一つとして、積み上げソース
ドレイン構造ではない、従来構造のMOSFETも、寸法の制
限なく、同じ基板上に形成できる点が挙げられる。これ
に関して、半導体装置の製造方法を次の実施例６に示し
た。
【００４６】これまでの実施例と同様に、半導体基板
（１）上に、素子間分離酸化膜（２）を成長させ、基板
表面は酸化膜（１８）で被われた状態にしておく（図８
０）。次に、積み上げソースドレインのＦＥＴを作る領
域のみ、図８１に示したように、レジストマスク（１
９）をかけて、表面の酸化膜を除去する。レジストを剥
離し、基板表面を洗浄した後、積み上げソースドレイン
となる多結晶シリコン膜（４）を堆積する（図８２）。
従来構造のＦＥＴが作られる領域では、基板上に酸化膜
が残っているために、多結晶シリコン膜は基板に接触し
ていない。この多結晶シリコンには、同図中に矢印で示
したように、イオン打ち込みで所望の不純物を導入す
る。さらに、この上に、酸化膜（５）を堆積して、図８
３の状態にする。
【００４７】次に、レジストマスク（２０）を用いて、
図８４に示したように、積み上げソースドレインとなる
積層膜を加工する。この加工の際にも、従来構造のＦＥ
Ｔができる領域は、表面の酸化膜で保護されている。続
いて、シリコン膜からの不純物拡散の工程に入る。そこ
で、既に述べてきたように、露出したシリコン基板の表
面に薄い酸化膜（９）を化学的方法で成長させる（図８
５）。この上に、不純物の拡散源となるシリコン膜（１
０）を堆積して、矢印で示してあるように、所望の導電
型の不純物をイオン打ち込みで導入する（図８６）。こ
こでは、第２の実施例で説明した方法を示したが、第
３、第４、第５の実施例で説明した方法でも構わないの
は言うまでもない。
【００４８】さらに、これまで説明してきたように、多
結晶シリコン膜（１０）を側壁に残し、ここから、下の
酸化膜（９）を通して不純物を拡散させて、拡散層（１
１）を形成する（図８７）。この拡散源となったシリコ
ン膜を完全に除去して図８８の状態にし、これに、図８
９のように酸化膜（１２）を堆積し、異方性エッチを用
いて、図９０に示したように、積み上げソースドレイン
のシリコン膜を絶縁する。この状態で、通常構造のＦＥ
Ｔが作られる領域をレジストマスクで保護し、積み上げ
ソースドレインの作る隙間を通して、ＦＥＴのパンチス
ルーを制御するためのイオン打ち込みを行う（図９
１）。実際の集積回路上では、積み上げ型ＦＥＴで微細
ゲートのＦＥＴを作り、ゲート長の長いＦＥＴは通常構
造で作る。このためには、それぞれのＦＥＴで基板濃度
を最適化する必要があるが、ある程度以上のゲート長の
ＦＥＴのみを通常構造にすると予め決めておけば、少な
くとも、積み上げ型との基板濃度の区別は可能となる。
【００４９】そして、このように基板濃度の最適化を行
い、さらに、表面を洗浄した後、ゲート酸化膜（１３）
を成長させる（図９２）。同図中に示したように、ゲー
ト酸化膜はどちらのＦＥＴにも共通である。さらに、同
じ多結晶シリコン（１４）でゲート電極を形成する（図
９３）。次に、積み上げ型領域をレジストマスクで被っ
て、従来構造のＦＥＴ領域にイオン打ち込みを行い、拡
散層（１１）を形成する（図９４）。最後に、図９５か
ら図９７に示したように、配線層を形成して、種類の異
なるＦＥＴが共存する半導体装置が完成する。
【００５０】これまでは、断面構造を中心に、本発明の
半導体装置の構造と、その製造方法について、実施例を
用いて説明してきた。次の図９８は、本発明の半導体装
置の平面図を示しており、特に、すべての回路の基本と
なるＣＭＯＳのインバータを示した。積み上げ型ＦＥＴ
の特徴は、拡散層の一部が素子間分離酸化膜の上に張り
出している点である。このため、従来型のＦＥＴと比べ
て、拡散層とチャネル領域を合わせたアクティブ領域の
面積は大きくなる。また、ＦＥＴの断面図から明らかな
ように、ゲート電極も、積み上げソースドレインの上に
張り出しているために、コンタクトとゲート端の距離
は、従来のＦＥＴに比べて、この張り出している分だけ
長くなる。これも、積み上げ型ＦＥＴの平面面積を大き
くする要因である。しかしながら、同じルールで比較し
た場合、面積の増加は１０％に満たない。
【００５１】これらの点を考慮しながら平面図を示した
のが図９８のＣＭＯＳインバータである。まず初めに、
基板の導電型を決める領域（４０）を描く。この領域で
囲まれた半導体基板の導電型は、囲まれていない領域の
導電型とは異なる。具体的には、囲まれた領域がｎ-型
になり、p-チャネル型のＦＥＴが作られる。さらに、素
子間分離酸化膜を決める領域（４１）を描く。ＦＥＴの
アクティブ領域だけでなく、基板にコンタクトを取るた
めの領域も必要である。この上に、積み上げ型ソースド
レインのためのパターン（４３）を置く。これは一対の
島になり、その間に露出した基板にチャネル領域が形成
される。さらに、この積み上げソースドレインに不純物
を打ち分けるパターン（４４）が必要である。この積み
上げ型ソースドレインに張り出すように、ゲート電極の
パターン（４５）が配置される。そして、ゲート電極、
積み上げ型ソースドレイン、基板に対してコンタクト
（４６）が開けられ、それらが配線（４７）で結ばれ
る。ここでは、最小加工寸法を、６４メガビットのＤＲ
ＡＭに相当する０．３μｍにし、コンタクトはこの最小
寸法とした。ゲート長も０．３μｍにするが、積み上げ
型ソースドレインの側壁酸化膜を０．１μｍとしている
ので、その間隔は、０．５μｍでよい。また、ゲート電
極はこの積み上げ型ソースドレインの上に張り出してい
るので、当然ながら０．３μｍよりは大きい。このよう
に、最小加工寸法を必要とするのは、コンタクトだけと
なる。
【００５２】以上、幾つかの実施例を用いて説明してき
たように、本特許に示した半導体装置とその製造法を用
いれば、拡散層面積が小さく、かつ、ソースドレイン端
の不純物分布を制御した積み上げ型ソースドレインＦＥ
Ｔが実現できる。本半導体装置は、従来の積み上げ型に
も見られる、（１）ゲート長を自己整合で決めることが
できる、（２）拡散層抵抗、拡散層容量の増加を防ぐこ
とができる、などの優れた特徴をすべて踏襲しながら、
従来構造の最大の問題点であった、ソースドレイン端で
の不純物分布の制御を可能にしている。この結果、ソー
スドレイン端での接合を非常に浅くでき、ＦＥＴの短チ
ャネル特性がさらに改善する。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体装置
【図２】本発明の第２の実施例による半導体装置
【図３】第１の従来構造の半導体装置
【図４】第２の従来構造の半導体装置
【図５】第３の従来構造の半導体装置
【図６】本発明の第１の実施例による半導体装置の製造
工程図
【図７】本発明の第１の実施例による半導体装置の製造
工程図
【図８】本発明の第１の実施例による半導体装置の製造
工程図
【図９】本発明の第１の実施例による半導体装置の製造
工程図
【図１０】本発明の第１の実施例による半導体装置の製
造工程図
【図１１】本発明の第１の実施例による半導体装置の製
造工程図
【図１２】本発明の第１の実施例による半導体装置の製
造工程図
【図１３】本発明の第１の実施例による半導体装置の製
造工程図
【図１４】本発明の第１の実施例による半導体装置の製
造工程図
【図１５】本発明の第１の実施例による半導体装置の製
造工程図
【図１６】本発明の第１の実施例による半導体装置の製
造工程図
【図１７】本発明の第１の実施例による半導体装置の製
造工程図
【図１８】本発明の第１の実施例による半導体装置の製
造工程図
【図１９】本発明の第１の実施例による半導体装置の製
造工程図
【図２０】本発明の第１の実施例による半導体装置の製
造工程図
【図２１】本発明の第１の実施例による半導体装置の製
造工程図
【図２２】本発明の第１の実施例による半導体装置の製
造工程図
【図２３】本発明の第１の実施例による半導体装置の製
造工程図
【図２４】本発明の第２の実施例による半導体装置の製
造工程図
【図２５】本発明の第２の実施例による半導体装置の製
造工程図
【図２６】本発明の第２の実施例による半導体装置の製
造工程図
【図２７】本発明の第２の実施例による半導体装置の製
造工程図
【図２８】本発明の第２の実施例による半導体装置の製
造工程図
【図２９】本発明の第２の実施例による半導体装置の製
造工程図
【図３０】本発明の第２の実施例による半導体装置の製
造工程図
【図３１】本発明の第２の実施例による半導体装置の製
造工程図
【図３２】本発明の第２の実施例による半導体装置の製
造工程図
【図３３】本発明の第２の実施例による半導体装置の製
造工程図
【図３４】本発明の第２の実施例による半導体装置の製
造工程図
【図３５】本発明の第２の実施例による半導体装置の製
造工程図
【図３６】本発明の第３の実施例による半導体装置の製
造工程図
【図３７】本発明の第３の実施例による半導体装置の製
造工程図
【図３８】本発明の第３の実施例による半導体装置の製
造工程図
【図３９】本発明の第３の実施例による半導体装置の製
造工程図
【図４０】本発明の第３の実施例による半導体装置の製
造工程図
【図４１】本発明の第３の実施例による半導体装置の製
造工程図
【図４２】本発明の第３の実施例による半導体装置の製
造工程図
【図４３】本発明の第３の実施例による半導体装置の製
造工程図
【図４４】本発明の第３の実施例による半導体装置の製
造工程図
【図４５】本発明の第３の実施例による半導体装置の製
造工程図
【図４６】本発明の第３の実施例による半導体装置の製
造工程図
【図４７】本発明の第３の実施例による半導体装置の製
造工程図
【図４８】本発明の第３の実施例による半導体装置の製
造工程図
【図４９】本発明の第３の実施例による半導体装置の製
造工程図
【図５０】本発明の第３の実施例による半導体装置の製
造工程図
【図５１】本発明の第４の実施例による半導体装置の製
造工程図
【図５２】本発明の第４の実施例による半導体装置の製
造工程図
【図５３】本発明の第４の実施例による半導体装置の製
造工程図
【図５４】本発明の第４の実施例による半導体装置の製
造工程図
【図５５】本発明の第４の実施例による半導体装置の製
造工程図
【図５６】本発明の第４の実施例による半導体装置の製
造工程図
【図５７】本発明の第４の実施例による半導体装置の製
造工程図
【図５８】本発明の第４の実施例による半導体装置の製
造工程図
【図５９】本発明の第４の実施例による半導体装置の製
造工程図
【図６０】本発明の第４の実施例による半導体装置の製
造工程図
【図６１】本発明の第４の実施例による半導体装置の製
造工程図
【図６２】本発明の第４の実施例による半導体装置の製
造工程図
【図６３】本発明の第４の実施例による半導体装置の製
造工程図
【図６４】本発明の第５の実施例による半導体装置の製
造工程図
【図６５】本発明の第５の実施例による半導体装置の製
造工程図
【図６６】本発明の第５の実施例による半導体装置の製
造工程図
【図６７】本発明の第５の実施例による半導体装置の製
造工程図
【図６８】本発明の第５の実施例による半導体装置の製
造工程図
【図６９】本発明の第５の実施例による半導体装置の製
造工程図
【図７０】本発明の第５の実施例による半導体装置の製
造工程図
【図７１】本発明の第５の実施例による半導体装置の製
造工程図
【図７２】本発明の第５の実施例による半導体装置の製
造工程図
【図７３】本発明の第５の実施例による半導体装置の製
造工程図
【図７４】本発明の第５の実施例による半導体装置の製
造工程図
【図７５】本発明の第５の実施例による半導体装置の製
造工程図
【図７６】本発明の第５の実施例による半導体装置の製
造工程図
【図７７】本発明の第５の実施例による半導体装置の製
造工程図
【図７８】本発明の第５の実施例による半導体装置の製
造工程図
【図７９】本発明の第５の実施例による半導体装置の製
造工程図
【図８０】本発明の第６の実施例による半導体装置の製
造工程図
【図８１】本発明の第６の実施例による半導体装置の製
造工程図
【図８２】本発明の第６の実施例による半導体装置の製
造工程図
【図８３】本発明の第６の実施例による半導体装置の製
造工程図
【図８４】本発明の第６の実施例による半導体装置の製
造工程図
【図８５】本発明の第６の実施例による半導体装置の製
造工程図
【図８６】本発明の第６の実施例による半導体装置の製
造工程図
【図８７】本発明の第６の実施例による半導体装置の製
造工程図
【図８８】本発明の第６の実施例による半導体装置の製
造工程図
【図８９】本発明の第６の実施例による半導体装置の製
造工程図
【図９０】本発明の第６の実施例による半導体装置の製
造工程図
【図９１】本発明の第６の実施例による半導体装置の製
造工程図
【図９２】本発明の第６の実施例による半導体装置の製
造工程図
【図９３】本発明の第６の実施例による半導体装置の製
造工程図
【図９４】本発明の第６の実施例による半導体装置の製
造工程図
【図９５】本発明の第６の実施例による半導体装置の製
造工程図
【図９６】本発明の第６の実施例による半導体装置の製
造工程図
【図９７】本発明の第６の実施例による半導体装置の製
造工程図
【図９８】本発明の半導体装置を用いたＣＭＯＳ型イン
バータ
【符号の説明】
１…半導体基板、２…素子間分離酸化膜、３…窒化膜、
４…多結晶シリコン膜、４８、４９…基板内不純物層、
５…酸化膜、６…窒化膜、７…酸化膜、８…多結晶シリ
コン膜、９、９１…極薄酸化膜、１０、１０１…多結晶
シリコン膜、１１…拡散層、１２…側壁酸化膜、１３…
ゲート電極、１４…ゲート電極、１５…層間酸化膜、１
６…プラグ金属、１７…配線、１８…酸化膜、１９、２
０、２１…レジスト、２２…コンタクト、３０…酸化
膜、３１…側壁酸化膜、３２…不純物を含む酸化膜、４
０…ウェル領域、４１…素子間分離領域、４２…酸化膜
除去領域、４３…積み上げソースドレイン領域、４４…
不純部打ち分け領域、４５…ゲート電極、４６…コンタ
クト、４７…配線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 久本 大 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 松岡 秀行 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 鳥居 和功 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 横山 夏樹 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 吉村 俊之 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 辻本 和典 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 武田 英次 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】素子間分離領域を持つ第１導電型の半導体
    基板に、ある間隔で形成された第２導電型の半導体領域
    があり、上記第２導電型の半導体領域間に流れる電流
    を、上記半導体基板とは絶縁膜を介して接触しているゲ
    ート電極に電圧を印加することによって制御する、ＭＯ
    Ｓ型の電界効果半導体装置において、上記第２導電型の
    半導体領域は、上記素子間分離領域の上にまで延在し、
    上記第１導電型の半導体基板の主面より高くなっている
    半導体装置において、上記延在している第２導電型の半
    導体領域は、絶縁膜に挾まれた半導体膜を導電膜とする
    第１導電膜から構成される積層膜であり、また、上記２
    つの絶縁膜に挾まれた上記第１導電膜と上記半導体基板
    とは、上記第１導電膜の側壁に接触している第２導電膜
    によってのみ電気的に接続しており、さらに、上記第２
    導電膜は、上記積層膜の側壁にのみ形成した側壁絶縁膜
    によって、上記半導体基板以外と電気的に絶縁されてお
    り、かつ、上記側壁酸化膜は、実質的に不純物を含んで
    いないことを特徴とする半導体装置。
  2. 【請求項２】上記積層膜は、シリコンの窒化膜、不純物
    を高濃度に含む多結晶シリコン膜、シリコン酸化膜の組
    合せからなることを特徴とする請求項１記載の半導体装
    置。
  3. 【請求項３】上記側壁絶縁膜が、素子間分離領域で囲ま
    れた第１導電型の半導体基板に接しており、かつ、上記
    接触領域の半導体基板側に、第２導電型の半導体領域が
    存在することを特徴とする請求項１記載の半導体装置。
  4. 【請求項４】上記側壁酸化膜の直下に形成する第２導電
    型の半導体領域は、上記側壁酸化膜を形成する以前に堆
    積させた半導体膜の一部から、不純物を拡散させること
    で形成することを特徴とする請求項３記載の半導体装置
    の製造方法。
  5. 【請求項５】上記側壁酸化膜を形成する以前に堆積させ
    た上記不純物拡散源となる半導体膜は、第１導電型の半
    導体基板とは、酸化膜を介して接しており、この酸化膜
    を通して、半導体膜から第１導電型の半導体基板に、不
    純物を拡散させ、かつ、不純物拡散の後に、上記酸化膜
    を基板の保護膜としながら、上記半導体膜を完全に除去
    することを特徴とする請求項４記載の半導体装置の製造
    方法。
  6. 【請求項６】上記第１導電型の半導体基板に形成した上
    記第２導電型の半導体領域の間隔によって決まる電界効
    果型半導体装置のチャネル長は、上記側壁酸化膜によっ
    て自己整合的に決定されることを特徴とする請求項１記
    載の半導体装置。
  7. 【請求項７】半導体基板上に、素子間分離領域を形成す
    る工程１と、半導体基板上に酸化膜を成長させる工程２
    と、同基板上にシリコン窒化膜、不純物を高濃度で含む
    多結晶シリコン膜、及びシリコンの酸化膜からなる積層
    膜を堆積する工程３と、工程３で堆積した積層膜を、所
    望の間隔で、一対の島に分離する工程４と、工程２で形
    成した酸化膜を基板の保護膜として、上記積層膜のう
    ち、シリコン窒化膜と多結晶シリコン膜のみを、横方向
    にエッチングして、最上層の酸化膜でひさしを形成する
    工程５と、全面にシリコン窒化膜を堆積する工程６と、
    エッチングにより、上記積層膜の側壁及び半導体基板の
    一部にのみ窒化膜を残す工程７と、この窒化膜を選択酸
    化のマスクとして、窒化膜で被われていない半導体表面
    上にのみ、酸化膜を成長させる工程８と、工程６で堆積
    させたシリコン窒化膜のみを除去する工程９と、工程８
    で成長させた酸化膜で被われていない、シリコン基板の
    表面と、工程３で形成した積層膜の多結晶シリコン膜表
    面に接触するように、多結晶シリコン膜を堆積させる工
    程１０と、この多結晶シリコンが所望の導電型になるよ
    うに、不純物を導入する工程１１と、工程５で形成した
    酸化膜のひさしの下にのみ、工程１０で堆積した多結晶
    シリコン膜を残す工程１２と、半導体基板表面と多結晶
    シリコンの表面に、酸化膜を形成する工程１３と、多結
    晶シリコンを堆積して、所望の導電型にするために不純
    物を導入する工程１４と、エッチングにより側壁部分に
    のみ多結晶シリコンを残し、この部分から、下地の酸化
    膜を通して不純物を拡散させる工程１５と、同じ酸化膜
    を表面の保護膜として、不純物の拡散源となった多結晶
    シリコン膜を、完全に除去する工程１６と、酸化膜を堆
    積して、さらにエッチングすることにより、半導体基板
    に接触している多結晶シリコンの側壁を被う工程１７
    と、電界効果型半導体装置のゲート絶縁膜となる酸化膜
    を基板の表面に成長させる工程１８と、ゲート電極を形
    成する工程１９と、所望の導電層にコンタクトを形成
    し、さらに配線層を形成する工程２０からなることを特
    徴とする半導体装置の製造方法。
  8. 【請求項８】半導体基板上に、素子間分離領域を形成す
    る工程１と、同基板上に不純物を高濃度で含む多結晶シ
    リコン膜、及びシリコンの酸化膜からなる積層膜を堆積
    する工程２と、工程２で堆積した積層膜を、所望の間隔
    で、一対の島に分離する工程３と、露出した半導体基板
    と工程２で堆積した多結晶シリコン膜の表面に、酸化膜
    を形成する工程４と、基板上に多結晶シリコンを堆積し
    て、これが所望の導電型になるように不純物を導入する
    工程５と、その後、エッチングを行って、工程５で形成
    した多結晶シリコンが、工程２で形成した積層膜の側壁
    にのみ存在するようにし、これから下地の酸化膜を通し
    て不純物を拡散させる工程６と、この拡散源となった多
    結晶シリコンを完全に除去する工程７と、さらに酸化膜
    を堆積して、エッチングによって、側壁酸化膜を形成す
    る工程８と、電界効果型半導体装置のゲート絶縁膜とな
    る酸化膜を基板の表面に成長させる工程９と、ゲート電
    極を形成する工程１０と、所望の導電層にコンタクトを
    形成し、さらに配線層を形成する工程１１からなること
    を特徴とする半導体装置の製造方法。
  9. 【請求項９】半導体基板上に、素子間分離領域を形成す
    る工程１と、同基板上に不純物を高濃度で含む多結晶シ
    リコン膜、及びシリコンの酸化膜からなる積層膜を堆積
    する工程２と、工程２で堆積した積層膜を、所望の間隔
    で、一対の島に分離する工程３と、露出した半導体基板
    と工程２で堆積した多結晶シリコン膜の表面に、酸化膜
    を形成する工程４と、全面に多結晶シリコンを堆積する
    工程５と、工程５で形成した多結晶シリコンの表面に酸
    化膜を形成する工程６と、さらに、多結晶シリコンを堆
    積して、これを所望の導電型にする工程７と、工程７で
    形成した多結晶シリコンに加工を施して、工程２で形成
    した積層膜の側面にのみ、工程７で形成した多結晶シリ
    コンを残し、これから基板内に不純物を拡散させる工程
    ８と、この拡散源となった多結晶シリコンを完全に除去
    する工程９と、工程６で多結晶シリコンの表面に形成し
    た酸化膜を除去する工程１０と、工程５で形成した多結
    晶シリコンを除去する工程１１と、さらに酸化膜を堆積
    して、エッチングによって、側壁酸化膜を形成する工程
    １２と、電界効果型半導体装置のゲート絶縁膜となる酸
    化膜を基板の表面に成長させる工程１３と、ゲート電極
    を形成する工程１４と、所望の導電層にコンタクトを形
    成し、さらに配線層を形成する工程１５からなることを
    特徴とする半導体装置の製造方法。
  10. 【請求項１０】上記不純物の拡散源となった多結晶シリ
    コンを除去する工程９は、その下地となった半導体基板
    上もしくは多結晶シリコン膜表面に、過酸化水素もしく
    は硝酸を用いた液体中での化学的反応によって酸化膜を
    形成し、又は、低温での酸素プラズマ照射、多結晶シリ
    コン膜成長時の放熱中に、大気と接触させる方法によっ
    て酸化膜を形成することを特徴とする請求項１０記載の
    半導体装置の製造方法。
  11. 【請求項１１】半導体基板上に、素子間分離領域を形成
    する工程１と、同基板上に不純物を高濃度で含む多結晶
    シリコン膜、及びシリコンの酸化膜からなる積層膜を堆
    積する工程２と、工程２で堆積した積層膜を、所望の間
    隔で、一対の島に分離する工程３と、露出した半導体基
    板と工程２で堆積した多結晶シリコン膜の表面に、酸化
    膜を形成する工程４と、基板表面全体に窒化膜を堆積す
    る工程５と、表面全体に酸化膜を堆積し、さらに、異方
    性のドライエッチを行うことによって、工程２で形成し
    た島状積層膜の側面にのみ、酸化膜を残す工程６と、工
    程６で形成した酸化膜に被われていない窒化膜部分を除
    去する工程７と、窒化膜除去のマスクとなった酸化膜を
    除去する工程８と、窒化膜で被われていない領域に酸化
    膜を選択的に成長させる工程９と、選択酸化のマスクと
    なった窒化膜を選択的に除去する工程１０と、窒化膜の
    下にあった酸化膜を除去して基板表面を露出させ、か
    つ、工程９で選択的に成長させた酸化膜は残す処理を行
    う工程１１と、工程１１で露出した基板表面に、酸化膜
    を成長させる工程１２と、表面全体に多結晶シリコンを
    堆積して、所望の導電型にし、かつ、熱処理を行って多
    結晶シリコンから、その下の酸化膜を通して、基板内に
    不純物を拡散させる工程１３と、酸化膜をマスクにし
    て、拡散源となった多結晶シリコン膜を完全に除去する
    工程１４と、さらに酸化膜を堆積して、エッチングによ
    って、側壁酸化膜を形成する工程１５と、電界効果型半
    導体装置のゲート絶縁膜となる酸化膜を基板の表面に成
    長させる工程１６と、ゲート電極を形成する工程１７
    と、所望の導電層にコンタクトを形成し、さらに配線層
    を形成する工程１８からなることを特徴とする半導体装
    置の製造方法。
  12. 【請求項１２】ソース・ドレインの一部が、半導体基板
    表面に堆積した導電膜より構成されており、かつ、一対
    の上記導電膜が作る間隙に、上記半導体基板とは酸化膜
    を介して接触するゲート電極が存在している半導体装置
    において、上記ソース・ドレインの一部を構成する半導
    体基板内部の不純物層は、上記一対の導電膜の間隙を通
    して基板内に導入されており、かつ、上記一対の導電膜
    と、上記ゲート電極とは、上記一対の導電膜の側壁に自
    己整合的に形成した側壁酸化膜によって、電気的に絶縁
    されており、さらに、上記不純物層は主に、上記側壁酸
    化膜が上記半導体基板と接している領域に存在している
    ことを特徴とする半導体装置。
  13. 【請求項１３】第１導電型の半導体基板表面に、各々の
    半導体装置を電気的に分離するための素子間分離酸化膜
    を成長させる工程１と、上記半導体基板に電気的に接触
    し、上記半導体装置の拡散層の一部となる、上記半導体
    基板とは導電型の異なる導電膜、および絶縁膜からなる
    積層膜を堆積する工程２と、上記積層膜を、所望の形状
    に分離して、一対の積み上げ型拡散層にする工程３と、
    上記一対の積み上げ型拡散層の間隙を通して、上記半導
    体基板内に、上記半導体基板とは導電型が異なり、上記
    拡散層の一部となる不純物層を形成する工程４と、上記
    積み上げ型拡散層の側壁にのみ、側壁酸化膜を形成する
    工程５と、上記側壁酸化膜に被われていない上記半導体
    基板表面を掘り下げることによって、上記側壁酸化膜に
    被われた半導体基板内にのみ上記不純物層を残す工程６
    と、上記半導体基板表面を酸化してゲート酸化膜を成長
    させる工程７と、ゲート電極となる導電層を形成する工
    程８と、半導体基板表面を層間絶縁膜で被って、所望の
    場所にのみコンタクト孔を開口する工程９と、配線層を
    形成する工程１０からなることを特徴とする半導体装置
    の製造方法。
  14. 【請求項１４】上記請求項１２記載の半導体装置と、ゲ
    ート長はゲート加工のマスクとなるホトレジストの寸法
    で決まる半導体装置とを有することを特徴とする半導体
    装置。
  15. 【請求項１５】上記マスク寸法でゲート長が決まる半導
    体装置のチャネル領域は、自己整合でゲート長の決定さ
    れる半導体装置のソースドレインの形成が終了するま
    で、絶縁膜で保護されていることを特徴とする請求項１
    ４記載の半導体装置の製造方法。
  16. 【請求項１６】半導体基体と、該半導体基体に所定の間
    隔で形成された第２導電型の半導体領域とを有し、該半
    導体領域間に流れる電流を、上記半導体基体とは絶縁膜
    を介して接触しているゲート電極に電圧を印加すること
    によって制御する電界効果半導体装置において、上記第
    ２導電型の半導体領域は、２つの絶縁膜に挾まれた半導
    体膜を基本とする第１導電膜から構成される積層膜であ
    り、かつ、上記２つの絶縁膜に挾まれた上記第１導電膜
    と上記半導体基体とは、上記第１導電膜の側壁に接触し
    ている第２導電膜によって電気的に接続しており、さら
    に、上記第２導電膜は、上記積層膜の側壁に形成した側
    壁絶縁膜によって、上記半導体基体以外と電気的に絶縁
    されており、かつ、上記側壁絶縁膜は実質的に不純物を
    含まないことを特徴とする半導体装置。
  17. 【請求項１７】上記積層膜は、シリコンの窒化膜、不純
    物を高濃度に含む多結晶シリコン膜、シリコンの酸化膜
    の組合せからなることを特徴とする請求項１６記載の半
    導体装置。
  18. 【請求項１８】上記側壁絶縁膜が、素子間分離領域で囲
    まれた第１導電型の半導体基体に接しており、かつ、上
    記接触領域の半導体基体側に、第２導電型の半導体領域
    が設けられたことを特徴とする請求項１６または１７記
    載の半導体装置。
  19. 【請求項１９】上記側壁酸化膜の直下に形成する第２導
    電型の半導体領域は、上記側壁酸化膜を形成する以前に
    堆積させた半導体膜の一部から、不純物を拡散させるこ
    とで形成することを特徴とする請求項１８記載の半導体
    装置の製造方法。
  20. 【請求項２０】上記側壁酸化膜を形成する以前に堆積さ
    せた上記不純物拡散源となる半導体膜は、第１導電型の
    半導体基体とは、酸化膜を介して接しており、この酸化
    膜を通して、半導体膜から第１導電型の半導体基体に、
    不純物を拡散させ、かつ、不純物拡散の後に、上記酸化
    膜を基体の保護膜としながら、上記半導体膜を完全に除
    去することを特徴とする請求項１９記載の半導体装置の
    製造方法。
  21. 【請求項２１】上記第１導電型の半導体基体に形成した
    上記第２導電型の半導体領域の間隔によって決まる電界
    効果型半導体装置のチャネル長は、上記側壁酸化膜によ
    って自己整合的に決定されることを特徴とする請求項１
    ７記載の半導体装置。
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