JPH0283968A

JPH0283968A - 半導体記憶装置およびその製造方法

Info

Publication number: JPH0283968A
Application number: JP63236094A
Authority: JP
Inventors: Kazumasa Sunochi; 一正須之内
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-09-20
Filing date: 1988-09-20
Publication date: 1990-03-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔北門の目的〕（産業上の利用分野）木琵明は、半導体記憶装置およびその製造方法に係り、
特にＭＯＳキャパシタとＭＯＳＦＥＴによりメモリセル
を（イ）成するダイナミック型ＲＡＭ（ＤＲＡＭ）およ
びその製造方法に関プる。

（従来の技術）近年、半々体技術の進歩、特に微細加工技術の進歩によ
り、ＭＯ８型ＤＲＡＭの高集積化、大容量化が急速に進
められている。

そして、高集積化、人容司化を目射しているいろなりＲ
ＡＭ岡造が提案されている。このようなりＲＡＭ構造の
１つに、半導体基板にｌｕ横に溝を形成し、この溝によ
って分離される干導体社状突起を配列形成し、その各柱
状突起の側面にＭＯＳキャパシタとＭＯＳ　Ｆ　Ｅ　Ｔ
とを４１１ｆｉみするものが提案されている。

このようなりＲＡＭ４１１造の１例を第７図（ａ＞およ
び第７図（ｂ）に示す。

第７図（ａ）はこのＤＲＡＭの４ビット分を示寸平面図
である。第７図（ｂ）は第７図（ａ）のＡ−Ａ’断面図
である。

このＤＲＡＭは、異方性エツチングによりシリコン基板
１の表面をＫＬ　横に走るように形成した溝によって分
離され、ＭＯＳトランジスタＪ３よσＭＯＳキャパシタ
を形成してなる柱状突起２を１単位メモリセルとして複
数のメモリセルが配列されてなるものである。プなわち
、このメモリセルは、溝の上部側壁にＭＯＳトランジス
タを形成すると共に、下部側壁にＭＯＳキャパシタを形
成しており、さらに、この溝の底には素子分離用絶縁Ｅ
３が埋込み形成されている。

すなわち、各柱状突起２の下部側面には、ＭＯＳトラン
ジスタのソースまたはドレインとキャパシタのストレー
ジノード電極とを兼ねたｎ型層４が形成され、さらにこ
の表面にキャパシタ絶縁膜５を介して、この溝内にはプ
レート電極となる第２のキｒパシタＭ　４ｆｉ６を哩込
み、該ｎ型層１ｎ）４を第１のキャパシタ電極とし、こ
れと第２のキャパシタ電極６とによってキャパシタ絶縁
膜を挾むことによりＭＯＳキャパシタが形成される。

さらに、柱状突起２の上部側面には、チャネル領域７と
なるｐ−拡散層が形成され、さらにこの上層にゲート絶
ＩＩＥＩＳ８を介してゲート電極９が形成される。この
ゲート電極９とキャパシタ電極６との間は絶縁膜１０に
より分離されている。そして柱状突起２の上端面にはＭ
ＯＳＦＥＴのソースまたはドレインとなるｎ型層１１が
形成され、全面が絶縁膜７０により平」！］化され、ｎ
型層１１に対してコンタクト孔を介してＡＪ膜からなる
ビットＦｊ１３が配設される。ゲート電極９は第６図（
ａ）から明らかなように、柱状突起２の周囲を取囲みか
つ、一方向に連続するように配設されて、これがワード
線となる。

このようなりＲＡＭ４Ｍ造では、潜の底部を素子分離領
域としてこの溝内にＭＯＳキャパシタおよびＭＯＳＦＥ
Ｔが４１ＩＷｉみされて集積形成されるため、メモリセ
ルの占有面積が小さくて渋み、高集積化が可能である。

（光明が解決しようとする課題）しかしながら、この４Ｍ造では、嵩の側壁にソース・ド
レインおよび第１のキャパシタ電極となる拡散Ｍ（ｎ型
層）を形成し、かつ溝底部に素子分離領域を形成すると
いうことは、拡散図の延びを避けることができず、容易
ではない。

また、第６図に示したＤ　ＲＡ　Ｍ　＠　’Ａでは、絶
縁層を埋め込むには各柱状突起の底部に狸め込まねばな
らず、￥Ｊ道道上難である。ブーなわち、隣接ザるＭＯ
Ｓキャパシタの分離用に溝の底の素子分離用絶縁膜３を
形成しているが高いアスペクト比をもった細い溝の底に
このような絶縁膜を狸込み形成するのは非常に困難であ
った。

さらにまた、溝底部の素子分離用の絶縁膜は、キャパシ
タ絶縁膜のように幼いと、プレート（キャパシタ絶縁膜
）にかかる電圧によって反転し、リークが生じてしまう
。また、溝底部のみ厚い絶縁膜にするには、溝側壁の酸
化膜をエッチバックする必要があり、制′ａ口が困難で
あるという問題があった。

以上のように、従来提案されている溝堀型のメモリセル
＃ｉ造では、製造工程が難しく、信頼性の高い高集積化
ＤＲＡＭを得ることはできないという問題があった。

本光明は、前記実情に鑑みてなされたもので、製造が容
易で信頼性の高いＤＲＡＭを提供することを目的とする
。

（Σを明の構成）（課題を解決するための手段）そこで本発明では、−４電型半導体表面を［横に走る溝
により分離され、選択部分に突出するように設けられた
一導電型の？ｒ樽体社状突起の側面をＦ　Ｅ　Ｔのヂ↑
・ネル領域とするＤＲＡＭにおいて、置溝の底部が該半
導体表面に直接接触するように形成されるシリコンとこ
の両側面に形成される絶縁膜とによって素子分離領域を
構成するようにしている。

また、本発明の方法では、−々電型半々体表面をｌｌＭ
Ａに走る溝により分離され、選択部分に突出するように
設けられた一導電型の半導体柱状突起の側面をＦ　Ｅ　
Ｔのチャネル領域とするＤＲＡＭにおいて、溝形成後、
ｄ４側壁にのみ絶縁膜を形成し、この絶縁膜から露？す
る溝底面にはシリコンを選択的に成長またはｊｒｆ　ｆ
３させ素子分離領域を構成するようにしている。

（作用）上記構成によれば、溝底部では、半導体表面のシリコン
／絶縁膜／シリコン（溝底部に成長けしめられる）／絶
縁膜／半尋体表面のシリコンからなる５層構造の素子分
離領域が形成されるため、溝側壁の絶縁膜は薄くても、
十分にセル間のリークを抑えることができる。

また、溝＠壁の絶縁膜を薄くすることができるため、溝
内でのストレスを抑えることができ、またこの絶縁膜の
結晶欠陥の発生もほとんど皆無とすることができる。

さらに、製造に際しても、溝側壁の絶縁膜をＪッチバッ
クする必Ｕもなく、また、溝内に形成するＰ！緑膜を厚
くする必要もないため、製造が極めて容易となる。

（実施例）次に、本発明の実施例について、図面を参照しつつ詳細
に説明ザる。

第１図（ａ）は一実施例のＤＲＡＭの４ビット分を示す
平面図である。第１図（ｂ）は？ｆＳ１図＜ａ）のＡ−
Ａ’断面図である。

このＤＲＡＭは、高抵抗のｐ型シリコン基根１０１の表
面上に縦横に走る潜Ｖにより分離され、複数の微小な柱
状突起１０２がマトリックス状に配列形成されてい、る
。

この溝■は、ｐ型シリコン基板１０１の表面上を縦横に
走る第１の尚ｖ１と、この第１の溝Ｖ１の底部に段差を
右して形成された第２の満Ｖ２と、さらにこの第２の溝
ｖ２の底部に段差を有してさらに深く形成された第３の
溝Ｖ３とから構成きれており、この第３の溝■３内に、
酸化シリコン膜からなる絶縁膜１３１とその内側でｐ型
シリコン基板１０１表面に直接接触するように形成され
たシリコン膜１３２とが１１段され、素子分離領域を形
成したことを特徴とするものである。

また、第２の溝ｖ２の側面には、ＭＯＳ　トランジスタ
のソースまたはドレインとなるｎ型層１０４が形成され
、さらにこの上層にキャパシタ絶縁膜１０５が形成され
、さらにこの第２のＳＶ２内にはプレート電極となるキ
セバシタ電極１０６が埋込み形成される。

また、第１の溝ｖ１のＩＩＩＩＪ壁すなわち柱状突起１
０２の上部側壁には、チャネル領域を構成するｐ−型層
１０７が形成され、ざらにこのｐ−型層１０７の表面に
ゲート絶縁膜１０８を介してゲートｆｆ１４ｆ＋１０９
が形成される。このゲート電極１０９とキャパシタ電４
ｆｉ１０６との間は絶縁膜１０８ａにより分離されてい
る。そして柱状突起１０２の上端面にはＭＯＳ　Ｆ　Ｅ
　Ｔのソースまたはトレインとなるｎ型層１１１が形成
され、全面が絶縁膜１１０により平坦化され、ｎ型Ｋｉ
ＪＩＩＩに対してコンタクト孔を介してＡｌｌからなる
ビットＩ！１１３が配設される。ゲート電極１０９は第
１図（ａ）から明らかなように、柱状突起１０２の周囲
を取囲みかつ、一方向に連続するように配設されて、こ
れがワード線となる。

このようにゲート電極１０９とキャパシタ電極１０６は
、溝内の絶縁膜により分離されて［積みされて埋め込ま
れた状態になる。

ゲート電極１０９は、柱状突起の周囲を取囲み、かつマ
トリックスの一方向に連続的に配設されて、これがワー
ド線となる。

ゲート＝ｉｉｏ９が埋め込まれた残りの凹部は、ＢＰＳ
Ｃ［１１０が狸め込まれて平坦化されている。

こうしてキャパシタ電極およびゲート電極が埋め込み形
成された基板表面は絶縁膜で覆われ、その上にタングス
テン（Ｗ＞膜によるビット＄５１１１３が配設されてい
る。

次にこのＤＲＡＭの製造工程について説明Ｊる。

第２図（ａ）〜（ｑ）は、このＤＲＡＭのＩ！ｊ造工程
を示Ｖ図であり、これらは第１図（ｂ）に対応づる断面
図である。

まず、第２図（ａ）に示すごとく、ｐ型シリコン基板１
０１表面に、熱酸化法によって形成される膜厚的３０ｎ
ｉの酸化シリコン膜（ＳｉＯ２）１２１、ＣＶＤ法によ
り形成される耐酸化性膜であるＩＦ３Ｆｉ約３Ｆｉｎ１
１の窒化シリコンＩＩＱ（Ｓｉ３Ｎ４）１２２および膜
厚的６００　ｎｉの酸化シリコンｖ！１２３を順次積層
し、これを島状にパターニングし、この残された島状の
絶縁膜パターンをマスクとして、反応性イオンエツチン
グにより該ｐ型シリコン基板１０１表面をエツチングし
、第１の溝Ｖ１を形成する。

ついで、このマスクパターンをそのままにして、さらに
ＣＶＤ法により酸化シリコン膜１２４を形成し、これを
エッヂバックし第１のＷ４ｖｉのｊ！部にのみ酸化シリ
コン膜１２４を残し、ボロンを例えばＩ　Ｘ　１０１２
ｃｍ−２のドーズω、３０ＫｅＶの加速電圧でイオン注
入して基板より高濃度のｐ　型シリコン■１０７を形成
する（ｆｆｉ２図（ｂ））。

なお、ここでは必ずしも酸化シリコン膜１２４を残さな
くてもよい。このｐ−型シリコン層１０７は、ＭＯＳＦ
ＥＴのチャネル領域を形成するためのもので、深さは０
．２μｍ程度とする。なお、イオン注入法に代えて、エ
ピタキシャル成長によりこのｐ　型シリコン層を形成し
てもよい。また、ｐ　のウェルを形成してこの濃度でヂ
１！ネルのしきい値を制クロしてもよい。

さらに、第２図（Ｃ）に示すごとく、ＣＶＤ法により、
この第１の溝Ｖ１の側壁に酸化シリコン股１２５を形成
し、これをマスクとして、塩素ガスを含む反応ガスを用
いたＲＩＥ法により該ｐ型シリコンＪＪ板１０１表面を
エツチングし、更に深さ約３μｍの第２の満Ｖ２を形成
づる。

そして、このエツチング面に所定の後処理をしたのら、
全面にＣＶＤ法により約５０ｎｌのヒ素を含むガラス膜
、Ａｓ５Ｇ膜を堆積形成する。そして例えば１．１００
０℃、６０分程度の後処理を行い、マスクで覆われてい
ない下部側面に該Ａｓ５Ｇ膜からＡＳを拡散させて、キ
ャパシタの一方の電極となり、記憶ノードとなるｎ型９
９３２層１０４をこの第２の溝Ｖ２内に形成する。この
とき、ｎ型９９３２層１０４は表面不純物濃度が例えば
１×１０１９ｃ１−３程度になるようにする。図には示
さないがこの後、例えばボロンの斜めイオン注入を行な
って、キャパシタをＨｉＣ＃４造とするためにｎ型シリ
コンＩＷ１０４の外周部にｐ型層を形成することもでき
る。

その後、Ａｓ５（Ｊ＞をフッ化アンモニウム液を用いて
除去した俊、ＣＶＤ法により、この第２のｉＭＶ２の側
壁に酸化シリコン膜１２６を形成し、これをマスクとし
て、反応性イオンエツチングにより該ｐ型シリコン基板
１０１表面をエツチングし、第３の溝Ｖ３を形成する。

そしてさらに、この第３の満Ｖ３内に熱酸化法により、
酸化シリコン膜１３１を形成したのち、反応性イオンエ
ツチングによりこの第３の溝■３底部の酸化シリコン膜
を除去し、第２図（ｄ）に示すごとく、側壁にのみ酸化
シリコン膜１３１を残留せしめる。

そして、第２図（ｅ）に示ずごとく、選択ＣＶＤ法によ
り、第３の溝Ｖ３底部にシリコン股１３２を堆積する。

この後、第２図（ｆ）に示すごとく、第２の溝Ｖ２の側
壁の酸化シリコン膜１２６を除去し、熱酸化を行なって
柱状突起の下部側面に約１０ｒ＋ｌのキャパシタ絶縁膜
１０５を形成し、さらにこの第２の溝内に多結晶シリコ
ン膜からなるキャパシタ電４１Ｆ！１０６を埋め込み形
成する。具体的には、リン・ドープの多結晶シリコン膜
を約６００ｎＩＮ堆積し、これをＣＦ４ガスを含むＲＩ
Ｅ法によりエツチングして、表面がほぼ第２の溝の段差
の位置になるように埋め込む。この実施例の場合、第２
の渦の最大幅は約０．６μｍ程度であるから、約０゜３
μｍ以上の１ヴみの多結晶シリコン膜を堆積すればその
表面はほぼ平坦になり、これを例えばＣＤＥ法、ＲＩＥ
法等により全面エツチングすることによって、図示のよ
うにキャパシタ電極１０６を埋め込み形成することがで
きる。多結晶シリコン１１Ｑｊｌｌ積により表面が平坦
にならない場合には、フィトレジスト等の流動性膜によ
り平坦化して、この流動性膜と多結晶シリコン膜のエツ
チング速度がほぼ等しくなる条件で全面エツチングする
ことにより、この椙造を得ることができる。

また、このキャパシタ絶縁膜としては、５ｉ０２膿と３
ｉ３Ｎ４１！３の積層膜を用いてもよいし、Ｔａ２０５
等の全屈酸化物膜や熱窒化膜、或いはこれらの適当な組
合わせを用いることもできる。

こうして、各柱状突起１０２の下部側面を利用したＭＯ
Ｓキャパシタが形成される。

さらに、第２図（ｇ）に示すごとく、第１の満Ｖ１の側
壁に形成されている酸化シリコン膜１２５を除去し、温
度８５０°Ｃの水蒸気雰囲気中で熱酸化を約１０分行な
い、柱状突起の上部側面にゲート絶縁膜１０８を形成す
る。このとき同時に、キャパシタ電極１０６上には約４
＠の膜厚の３ｉｏ２膜１０８ａが形成される。

そしてこの後、リン・ドープの多結晶シリコン膜を約２
５０ｎｎ堆積し、ＲＩＥによりエツチングして、各柱状
突起の上部側面にゲート電極１０９を形成する。ゲート
電極１０９は、マスクなしで各柱状突起の周囲全体に自
己整合的に残されるが、これをマトリックスの一方向に
連続的に配設してワード線を構成する必要がある。その
ため実際には、そのワード線方向に沿う溝の領域にフォ
トレジスト・マスクを形成しておく。

こうして柱状突起の上部側面を利用してＭＯＳＦＥＴが
形成される。

その後、ゲート電極１０９の表面を熱酸化による５ｉ０
２Ｆ３で覆い、凹部に例えばＢＰＳＧ膜１１０を埋め込
んで重板全体を平坦化する。ここで用いる５ｉＯ２１１
Ｑは、熱酸化でなくＣｖＤによるものであってもよい。

ＢＰＳＧＩＩＱｌｌｏを平坦に狸め込むには、全面にＢ
ＰＳＧＥ３をｘｔ積し、例えば９５０℃、６０分程度の
熱処理を行なえば良い。

次に、シリコンリ板１０１表面を通常のフォトグラフィ
とＲＩＥ法を用いて露出させ、ＡＳを例えばドーズｆｆ
１５Ｘ１０１５ｃｍ−２、加速電圧４Ｑｋｅイオン注入
して、各柱状突起の上表面にＭＯＳ　ＦＥＴのソースま
たはドレインとなるｎ型層１１１を形成する。

そしてアルミニウム膜の蒸着、バターニングにより、ｎ
型層１１１に接続される、ワード線と交差するビット線
１１３を形成する。

このようにして、第１図（１））に示したような、［）
ＲＡＭを形成することができる。

上記構成によれば、溝底部に選択的にシリコンを堆積す
ることにより、容易に素子分離領域が形成できる。また
溝底部では、半導体表面のシリコン／絶縁膜／シリコン
（溝底部に成長せしめられる）／絶縁膜／半導体表面の
シリコンからなる５層構造の素子分離領域が形成される
ため、溝側壁の絶縁膜は刑くても、十分にセル間のリー
クを抑えることができる。

また、溝底部の絶縁膜をＲ？　くすることができるため
、溝内でのストレスを抑えることができ、またこの絶縁
膜の結晶欠陥の死生もほとんど皆無とすることができ、
信頼性が大幅に向上する。

さらに、製造に際しても、溝側壁の絶縁膜をエッチバッ
クする必要もなく、また、溝内に形成する絶縁膜を厚く
する必要もないため、製造が極めて容易となる。

さらにいうまでもないことであるが、ＭＯＳキャパシタ
は、柱状突起の下部側面全周を利用しているので、比較
的大きい蓄積容量を確保することができる。そしてＭＯ
ＳＦＥＴも、柱状突起の上部側面全囚を利用しているの
で、チｔ７ネル幅を大きくとることができ、大きいチャ
ネル・コンダクタンスを得るためにチャネル長を短くし
たり、ゲート絶Ｒ膜を必要以上に博くすることがなくな
る。

なお、前記実施例では、第２の溝内にさらに第３の溝を
形成したが、第３図に第２の実施例を示すように、第２
の溝ｖ２の側壁に酸化シリコン膜１０５を形成した後、
底部を露呈ゼしめ、この底部に所定の深さのシリコン膜
２３２を選択的に形成するようにしてもよい。他部につ
いては、前記第１の実施例と同様である。同一部位には
同一符号を付した。

また、前記実施例では、柱状突起の下部側面全周に形成
されたソース・ドレインとしてのｎ型層１０４にＭＯＳ
キャパシタの第１電極を兼ねさせるようにしたが、第３
の実施例として、第４図に示すように、ソース・ドレイ
ンとしてのｎ型層１０４とキャパシタ絶縁膜１０６との
間にキャパシタ電極としての導体層１４１を介在させる
ようにしても良い。

さらにまた、第４の実施例として、第５図に示づように
、ＭＯＳ　ｌ−ランジスタを平面状に形成するようにし
てもよい。ここでも、同一部位には同−符号を付した。

第５図に示したのは１つの島内に２ビット分のけルを形
成した例を示している。

この変形例として、第６図に示すように１つの島毎に１
ピット分のセルを形成ザるＪ：うにしてもよい。

（発明の効果）以上説明してきたように、本発明によれば、力電型半導
体表面を１横に走る溝により分離され、選択部分に突出
するように設けられ１ご一導電型の半々体柱状突起の側
面なＦＥＴのチャネル領域とげるＤＲＡＭに８３いて、
置溝の底部が該崖々体表面に直接接触するように形成さ
れるシリコンとこの両側面に形成される絶縁膜とによっ
て素子分離領域を構成するようにしているため、溝底部
では、半導体表面のシリコン／絶縁膜／シリコン（ｉ７
４底部に成長せしめられる）／絶縁膜／半導体表面のシ
リコンからなる５層構造の素子分１ｉｌｉ域が形成され
、溝側壁の絶縁膜は静くても、十分にセル間のリークを
抑えることができ、信頼性の向上をはかることができる
。

また、本発明の方法によれば、−導電型半導体表面を［
横に走る溝により分離され、選択部分に突出するように
設けられた一導電型の半導体柱状突起の側面をＦＥＴの
チャネル領域とするＤＲＡＭの溝底部の素子分離工程を
、溝の底部の側壁に絶縁膜を形成し、さらにこの溝の底
部に選択的にシリコン膜を形成するようにしているため
、溝側壁の絶縁膜を厚く形成する必要はなく、アスペク
ト比の高い満に対しても極めて容易に素子分離を行うこ
とが可能となる。

【図面の簡単な説明】

第１図（ａ）および第１図（ｂ）は本発明実施例のＤＲ
ＡＭを示す図、第２図（ａ）乃至第２図（ａ）は同ＤＲ
ＡＭの製造工程図、第３図乃至第６図はそれぞれ本発明
の他の実施例を示す図、第７図（ａ）および第７図（ｂ
）は従来例のＤＲＡＭを示す図である。１・・・シリコン基板、２・・・柱状突起、３・・・素
子分Ｍ用絶縁膜、４・・・ｎ型層、５・・・キャパシタ
絶縁膜、６・・・キャパシタ電極、７・・・チャネル領
域（ｐ−拡散ＩＦ７）、８・・・ゲート絶縁膜、９・・
・ゲート電極、１０・・・絶縁膜、１１・・・ｎ型層、
１３・・・ビット線、１０１・・・ｐ１７シリコン基板
、１０２・・・柱状突起、■・・・溝、Ｖｌ・・・第１
の溝、Ｖ２・・・第２の溝、Ｖ３・・・第３の溝、１０
４・・・ｎ型層、１３１・・・絶縁膜、１３２・・・シ
リコン膜、１０５・・・キャパシタ絶縁膜、１０６・・
・キャパシタ電極、１０７・・・チャネル領域（ｐ＋型
層）、１０８・・・ゲート絶縁膜、１０８ａ・・・絶縁
膜、１０９・・・ゲート電極、１１０・・・絶縁膜、１
１１・・・ｎ型層、１１３・・・ビット線、１２１・・
・酸化シリコン膜、１２２・・・窒化シリコン膜、１２
３・・・酸化シリコン膜、１２４・・・酸化シリコン膜
、１２５・・・酸化シリコンＩＩ、１２６・・・酸化シ
リコン膜、２３２・・・酸化シリコン膜、１４１・・・
導体膜。第２図（（１）第２図（ｂ）第２図（Ｃ）第２図（ｄ）第２図（ｅ）第２図（ｆ）第３図第４図第２図（９）第５図第６図

Claims

【特許請求の範囲】

（１）基板上を縦横に走る溝を配設し、この溝により分
離される複数の半導体柱状突起をマトリックス状に配列
し、各柱状突起の下部側壁にＭＯＳキャパシタ、上部側
壁にＭＯＳＦＥＴを形成すると共に、このＭＯＳＦＥＴ
のソースまたはドレインにビット線を接続した半導体記
憶装置において、該溝の底部が該半導体表面に直接接触
するように形成されるシリコン層とこの両側面に形成さ
れる絶縁膜とによって素子分離領域を構成するようにし
たことを特徴とする半導体記憶装置。
（２）基板上を縦横に走る溝を配設し、この溝により分
離される複数の半導体柱状突起をマトリックス状に配列
し、各柱状突起の下部側壁にＭＯＳキャパシタ、上部側
壁にＭＯＳＦＥＴを形成すると共に、このＭＯＳＦＥＴ
のソースまたはドレインにビット線を接続した半導体記
憶装置の製造方法であって、半導体基板表面を縦横に走る溝を形成し、この溝により
分離される複数の半導体柱状突起を形成する溝形成工程
と、該溝の底部に該半導体表面に直接接触するように形成さ
れるシリコン層とこの両側面に形成される絶縁膜とから
なる素子分離領域を形成する分離行程と各半導体柱状突起にＭＯＳキャパシタおよびＭＯＳＦＥ
Ｔを形成する工程と、このＭＯＳＦＥＴのソースまたはドレインにビット線を
接続する工程とからなり、前記分離行程が、前記溝の側壁にのみ絶縁膜を形成する絶縁膜形成工程と
、この絶縁膜から露呈する溝底面にシリコンを選択的に形
成するシリコン膜形成工程とから構成されていることを
特徴とする半導体記憶装置の製造方法。