JPH02189788A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH02189788A JPH02189788A JP1008870A JP887089A JPH02189788A JP H02189788 A JPH02189788 A JP H02189788A JP 1008870 A JP1008870 A JP 1008870A JP 887089 A JP887089 A JP 887089A JP H02189788 A JPH02189788 A JP H02189788A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、特に配線の減少を
図るため改良されたダイナミック型の半導体記憶装置に
関するものである。
図るため改良されたダイナミック型の半導体記憶装置に
関するものである。
第２図は、従来のダイナミック型半導体記憶装置の構成
例を示す。図中、ＢＬ及びＢＬは１つのセンスアンプＳ
Ａに接続されたビット線対、ＭＣＯ，ＭＣＩはメモリセ
ル、ＱＯ，Ｑｌはメモリ選択用トランジスタ、ＤＣＯ，
ＤＣＩはダミーセル、ＤＱＯ，ＤＱＩはダミーセル選択
用トランジスタである。またＷＯ，Ｗｌはワード線、Ｄ
ＷＯ，ＤＷｌはダミーワード線であり、ロウデコーダＲ
Ｄからのロウアドレス信号及びワード線駆動信号により
駆動される。ＳＡはメモリセルＭＣＯ，ＭＣＩの記憶情
報を読み出すためのセンスアンプ、Ｒ８はリストア回路
、ＱＰＩＩ Ｑｐ２はビット線ＢＬ。
例を示す。図中、ＢＬ及びＢＬは１つのセンスアンプＳ
Ａに接続されたビット線対、ＭＣＯ，ＭＣＩはメモリセ
ル、ＱＯ，Ｑｌはメモリ選択用トランジスタ、ＤＣＯ，
ＤＣＩはダミーセル、ＤＱＯ，ＤＱＩはダミーセル選択
用トランジスタである。またＷＯ，Ｗｌはワード線、Ｄ
ＷＯ，ＤＷｌはダミーワード線であり、ロウデコーダＲ
Ｄからのロウアドレス信号及びワード線駆動信号により
駆動される。ＳＡはメモリセルＭＣＯ，ＭＣＩの記憶情
報を読み出すためのセンスアンプ、Ｒ８はリストア回路
、ＱＰＩＩ Ｑｐ２はビット線ＢＬ。
ＢＬをＶｃｃ／２等の電位にプリチャージするためのプ
リチャージトランジスタ、φ□、はプリチャージ信号、
Ｑ、７゜、Ｑ、７゜はビット線ＢＬ、了τにＩ１０線、
丁乃１からのデータを入力／出力するだめの切換ト
ランジスタであり、これはコラムデコーダＣＤからの信
号により選択されたコラムに対してのみ導通状態となる
。
リチャージトランジスタ、φ□、はプリチャージ信号、
Ｑ、７゜、Ｑ、７゜はビット線ＢＬ、了τにＩ１０線、
丁乃１からのデータを入力／出力するだめの切換ト
ランジスタであり、これはコラムデコーダＣＤからの信
号により選択されたコラムに対してのみ導通状態となる
。
第３図は上記回路のワード線ＷＯ，Ｗｌ及びダミーワー
ド線ＤＷＯ，ＤＷＩに関する構成を示した図であり、図
において、ＡＢはアドレスバッファ、ＲＡ ｏ〜ＲＡ
９はロウアドレス信号、ＲＸｏ。
ド線ＤＷＯ，ＤＷＩに関する構成を示した図であり、図
において、ＡＢはアドレスバッファ、ＲＡ ｏ〜ＲＡ
９はロウアドレス信号、ＲＸｏ。
ＲＸ、はワード線駆動信号である。ワード線ＷＯ８Ｗｌ
及びダミーワード線ＤＷＯ，ＤＷ１はロウアドレス信号
ＲＡ ｏ〜ＲＡ９により選択され、ワード線駆動信号Ｒ
Ｘｏ、ＲＸ、によって駆動される。
及びダミーワード線ＤＷＯ，ＤＷ１はロウアドレス信号
ＲＡ ｏ〜ＲＡ９により選択され、ワード線駆動信号Ｒ
Ｘｏ、ＲＸ、によって駆動される。
次に動作について説明する。第４図に第２図及び第３図
に示す回路の動作タイミングを示す、ビット線対ＢＬ、
ＢＬはプリチャージ信号φ、。によりプリチャージ電位
ＶＰＲＣにプリチャージされる。このプリチャージ電位
ｖ、ｃは、例えばＶＯＣｌ２である。
に示す回路の動作タイミングを示す、ビット線対ＢＬ、
ＢＬはプリチャージ信号φ、。によりプリチャージ電位
ＶＰＲＣにプリチャージされる。このプリチャージ電位
ｖ、ｃは、例えばＶＯＣｌ２である。
本半導体記憶装置がアクティブサイクルに入ると、プリ
チャージ信号φ□、は“Ｌ”となり、ビット線対ＢＬ、
百Ｔは開放（フローティング）状態となる。次にワード
線ＷＯがＨ″になり、メモリセルデータに対応した信号
電位がビット線対ＢＬ、ＢＴに現われる。この後、セン
スアンプ活性化信号φ３が立ち上がり、センスアンプ系
が動作する。これにより、ビット線対ＢＬ、ＢＬのうち
電位の低い側が接地電位になる。この後、リストア回路
活性化信号φ□が立ち下がり、リストア系が動作し、ビ
ット線対ＢＬ、ＢＬのうち電位の高い側が電源電圧ＶＣ
Ｃにまでプルアップされる。
チャージ信号φ□、は“Ｌ”となり、ビット線対ＢＬ、
百Ｔは開放（フローティング）状態となる。次にワード
線ＷＯがＨ″になり、メモリセルデータに対応した信号
電位がビット線対ＢＬ、ＢＴに現われる。この後、セン
スアンプ活性化信号φ３が立ち上がり、センスアンプ系
が動作する。これにより、ビット線対ＢＬ、ＢＬのうち
電位の低い側が接地電位になる。この後、リストア回路
活性化信号φ□が立ち下がり、リストア系が動作し、ビ
ット線対ＢＬ、ＢＬのうち電位の高い側が電源電圧ＶＣ
Ｃにまでプルアップされる。
この後、コラムデコーダＣＤが動作し、これにより選択
されたビット線対ＢＬ、ＢＬがデータ線対Ｉ１０．
Ｉｌｏと接続され、データの入出力が行なわれる。
されたビット線対ＢＬ、ＢＬがデータ線対Ｉ１０．
Ｉｌｏと接続され、データの入出力が行なわれる。
次にダミーワード線について述べる。ワード線ＷＯ，Ｗ
ｌの選択はロウデコーダＲＤにより行なわれ、これと同
時にダミーワード＆’１ＤＷＯ，ＤＷ１の選択も行なわ
れるが、ダミーワード６！ Ｄ Ｗ Ｏ。
ｌの選択はロウデコーダＲＤにより行なわれ、これと同
時にダミーワード＆’１ＤＷＯ，ＤＷ１の選択も行なわ
れるが、ダミーワード６！ Ｄ Ｗ Ｏ。
ＤＷＩにはワード線駆動信号ＲＸ６ 、ＲＸＩの反転信
号が入力され、例えばワード線ＷＯが選択され立ち上が
る時には、ダミーワード線ＤＷＯは立ち下がるという動
作をする。このように、ワード線ＷＯ，Ｗｌとダミーワ
ード線ＤＷＯ，ＤＷＩに逆位相の電位変化をさせること
により、カップリングノイズを低減し、読み出し、書き
込みマージンの低下を防ぐことができる。
号が入力され、例えばワード線ＷＯが選択され立ち上が
る時には、ダミーワード線ＤＷＯは立ち下がるという動
作をする。このように、ワード線ＷＯ，Ｗｌとダミーワ
ード線ＤＷＯ，ＤＷＩに逆位相の電位変化をさせること
により、カップリングノイズを低減し、読み出し、書き
込みマージンの低下を防ぐことができる。
また、ロウデコーダＲＤに入力されるロウアドレス信号
ＲＡＧ〜ＲＡ ９は、外部から時分割で入力されるアド
レス信号Ａ０〜Ａ、と、ロウアドレスストローブ信号Ｒ
ＡＳとによって、アドレスバッファＡＢで発生される。
ＲＡＧ〜ＲＡ ９は、外部から時分割で入力されるアド
レス信号Ａ０〜Ａ、と、ロウアドレスストローブ信号Ｒ
ＡＳとによって、アドレスバッファＡＢで発生される。
このアドレスバッファＡＢから、複数の配線を用いてロ
ウデコーダＲＤに人力される。
ウデコーダＲＤに人力される。
従来の半導体記憶装置は以上のように構成されているの
で、アドレスバッファからロウデコーダへのロウアドレ
ス信号の配線が必要であり、配線面積の増大を伴うとい
う問題点があった。
で、アドレスバッファからロウデコーダへのロウアドレ
ス信号の配線が必要であり、配線面積の増大を伴うとい
う問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、配線面積の減少を図った半導体記憶装置を得
ることを目的とする。
たもので、配線面積の減少を図った半導体記憶装置を得
ることを目的とする。
この発明に係る半導体記憶装置は、選択されたワード線
を充電する際には、ダミーワード線の電位を該ワード線
の電位変動と逆位相とし、ワード線の充電時以外には、
上記ダミーワード線を他の信号の入出力用配線として用
いるようにしたものである。
を充電する際には、ダミーワード線の電位を該ワード線
の電位変動と逆位相とし、ワード線の充電時以外には、
上記ダミーワード線を他の信号の入出力用配線として用
いるようにしたものである。
この発明におけるダミーワード線は、ワード線充電時に
は選択ワード線の電位と逆位相の電位とされ、その他の
時には他の信号の入出力用配線として使用されることに
より、ワード線の立ち上がり時にはカップリングノイズ
を低減する役割を果たし、他の時は例えばロウアドレス
信号といった、他の信号配線として機能する。
は選択ワード線の電位と逆位相の電位とされ、その他の
時には他の信号の入出力用配線として使用されることに
より、ワード線の立ち上がり時にはカップリングノイズ
を低減する役割を果たし、他の時は例えばロウアドレス
信号といった、他の信号配線として機能する。
以下、この発明の一実施例を図について説明する。第１
図において、第３図と同一符号のものは同一のものを示
す、ダミーワード線ＤＷＯ，ＤＷ１の一端は、切換用ト
ランジスタＱ、。Ｉ ＱＣＩを介してアドレスバッファ
ＡＢに接続されている。また他端は、切換用トランジス
タＱｃｔ、 Ｑｃ３を介してロウデコーダＲＤに接続
されている。φｌｌＡｃはロウアドレス配線切換信号で
あり、この立ち上がりによって切換用トランジスタＱｃ
、、 Ｑｃ、及びＱＣＺ＋ Ｑｃ３が導通状態となり、
ダミーワード線ＤＷＯ，ＤＷＩはロウアドレス信号（例
えばＲＡＧ。
図において、第３図と同一符号のものは同一のものを示
す、ダミーワード線ＤＷＯ，ＤＷ１の一端は、切換用ト
ランジスタＱ、。Ｉ ＱＣＩを介してアドレスバッファ
ＡＢに接続されている。また他端は、切換用トランジス
タＱｃｔ、 Ｑｃ３を介してロウデコーダＲＤに接続
されている。φｌｌＡｃはロウアドレス配線切換信号で
あり、この立ち上がりによって切換用トランジスタＱｃ
、、 Ｑｃ、及びＱＣＺ＋ Ｑｃ３が導通状態となり、
ダミーワード線ＤＷＯ，ＤＷＩはロウアドレス信号（例
えばＲＡＧ。
ＲＡ３）用配線となる。さらにダミーワード線ＤＷＯ，
ＤＷＩには、切換用トランジスタＱｃａ、 Ｑｏ、及
びインバータを介してワード線駆動信号ＲＸ、。
ＤＷＩには、切換用トランジスタＱｃａ、 Ｑｏ、及
びインバータを介してワード線駆動信号ＲＸ、。
ＲＸ ＋が入力されている。
次に動作について説明する。ロウアドレス切換信号φｌ
ｌＡｃの立ち上がりによって、トランジスタＱ、、、Ｑ
、、、Ｑｃｔ、Ｑｃ３が導通状態となり、ダミーワード
線ＤＷＯ，ＤＷＩはロウアドレスストローブ信号ｒｘ下
の立ち下がり時にラッチされたロウアドレス信号、例え
ばＲＡ、、ＲＡ：＋をロウデコーダＲＤへ入力するため
の配線として使用される。ロウアドレス信号がロウデコ
ーダＲＤに入力された後、ロウアドレス配線切換信号φ
ＩＡｃは立ち下がり、トランジスタＱｅ６． Ｑｃｌ
、 Ｑｃｚ、 Ｑｃｚは非導通状態となり、信号φ
ｊｌＡｃの反転信号φｌｌＡｃの立ち上がりによって、
トランジスタＱｃ、、 ＱｃＳが導通状態となる。その
後、ロウデコーダＲＤにより選択されたワード線ＷＯ，
Ｗｌがワード線駆動信号ＲＸＯ、ＲＸＩにより立ち上が
り、ワード線駆動信号ＲＸ、、ＲＸＩの反転信号により
ダミーワード線ＤＷＯ，ＤＷＩは立ち下がる。これによ
って、ワード線ＷＯ，Ｗｌの立ち上がり時のカシプリン
グノイズを低減し、動作マージンの低下を防ぐ、従って
ダミーワード線ＤＷＯ，ＤＷＩをロウアドレス信号配線
との共用配線とすることができ、従来のような余分なロ
ウアドレス配線は不要となる。
ｌＡｃの立ち上がりによって、トランジスタＱ、、、Ｑ
、、、Ｑｃｔ、Ｑｃ３が導通状態となり、ダミーワード
線ＤＷＯ，ＤＷＩはロウアドレスストローブ信号ｒｘ下
の立ち下がり時にラッチされたロウアドレス信号、例え
ばＲＡ、、ＲＡ：＋をロウデコーダＲＤへ入力するため
の配線として使用される。ロウアドレス信号がロウデコ
ーダＲＤに入力された後、ロウアドレス配線切換信号φ
ＩＡｃは立ち下がり、トランジスタＱｅ６． Ｑｃｌ
、 Ｑｃｚ、 Ｑｃｚは非導通状態となり、信号φ
ｊｌＡｃの反転信号φｌｌＡｃの立ち上がりによって、
トランジスタＱｃ、、 ＱｃＳが導通状態となる。その
後、ロウデコーダＲＤにより選択されたワード線ＷＯ，
Ｗｌがワード線駆動信号ＲＸＯ、ＲＸＩにより立ち上が
り、ワード線駆動信号ＲＸ、、ＲＸＩの反転信号により
ダミーワード線ＤＷＯ，ＤＷＩは立ち下がる。これによ
って、ワード線ＷＯ，Ｗｌの立ち上がり時のカシプリン
グノイズを低減し、動作マージンの低下を防ぐ、従って
ダミーワード線ＤＷＯ，ＤＷＩをロウアドレス信号配線
との共用配線とすることができ、従来のような余分なロ
ウアドレス配線は不要となる。
なお、上記実施例ではワード！ＷＯ，Ｗｌの立ち上がり
動作前にダミーワード線ＤＷＯ，ＤＷＩをロウアドレス
信号線として用いる場合を示したが、これはロウアドレ
ス信号線に限らず、ワード線立ち上がり動作時以外に必
要となる信号のいずれにも応用でき、上記実施例と同様
の効果を奏する。
動作前にダミーワード線ＤＷＯ，ＤＷＩをロウアドレス
信号線として用いる場合を示したが、これはロウアドレ
ス信号線に限らず、ワード線立ち上がり動作時以外に必
要となる信号のいずれにも応用でき、上記実施例と同様
の効果を奏する。
以上のように、この発明によれば、ワード線立ち上がり
動作時にはダミーワード線に本来のワード線の電位上昇
と逆の電位を与え、この動作時以外は該ダミーワード線
を他の信号配線として使用するように構成したので、配
線面積の減少を図った半導体記憶装置が得られる効果が
ある。
動作時にはダミーワード線に本来のワード線の電位上昇
と逆の電位を与え、この動作時以外は該ダミーワード線
を他の信号配線として使用するように構成したので、配
線面積の減少を図った半導体記憶装置が得られる効果が
ある。
第１図はこの発明の一実施例による半導体記憶装置を示
す構成図、第２図は従来のダイナミック型半導体記憶装
置を示す構成図、第３図はそのワード線、ダミーワード
線部分の構成図、第４図は第２図の回路の動作タイミン
グ図である。 図において、ＷＯ，Ｗｌはワード線、ＤＷＯ。 ＤＷＩはダミーワード線、ＢＬ、ＢＬはビット線、ＭＣ
Ｏ，ＭＣＩはメモリセル、ＳＡはセンスアンプ、ＲＤは
ロウデコーダ、Ｑ、、、Ｑ、、、Ｑｃ、、Ｑｃ３．
Ｑｃ４１ Ｑｃ５は切換用トランジスタ、ＲＸｏ。 ＲＸ ｒ はワード線駆動信号、ＲＡ ｏ〜ＲＡ、はロ
ウアドレス信号、φ□、はロウアドレス配線切換（８号
である。 なお、図中同一符号は同−又は相当部分を示す。
す構成図、第２図は従来のダイナミック型半導体記憶装
置を示す構成図、第３図はそのワード線、ダミーワード
線部分の構成図、第４図は第２図の回路の動作タイミン
グ図である。 図において、ＷＯ，Ｗｌはワード線、ＤＷＯ。 ＤＷＩはダミーワード線、ＢＬ、ＢＬはビット線、ＭＣ
Ｏ，ＭＣＩはメモリセル、ＳＡはセンスアンプ、ＲＤは
ロウデコーダ、Ｑ、、、Ｑ、、、Ｑｃ、、Ｑｃ３．
Ｑｃ４１ Ｑｃ５は切換用トランジスタ、ＲＸｏ。 ＲＸ ｒ はワード線駆動信号、ＲＡ ｏ〜ＲＡ、はロ
ウアドレス信号、φ□、はロウアドレス配線切換（８号
である。 なお、図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）複数のワード線、複数のビット線、及びこれらの
交点に位置する複数のメモリセルと、複数のダミーワー
ド線とを備えたメモリセルアレイを有し、上記メモリセ
ルに蓄積された電荷を選択された上記ワード線の電位に
よりセンスアンプに読み出す半導体記憶装置において、 上記選択されたワード線を充電する際には、上記ダミー
ワード線の電位を該ワード線の電位変動と逆位相とする
ための逆位相信号を接続する手段と、 上記ワード線の充電時以外には、上記ダミーワード線を
上記逆位相信号以外の信号の入出力用配線として用いる
ための切換手段とを備えたことを特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1008870A JPH02189788A (ja) | 1989-01-17 | 1989-01-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1008870A JPH02189788A (ja) | 1989-01-17 | 1989-01-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02189788A true JPH02189788A (ja) | 1990-07-25 |
Family
ID=11704723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1008870A Pending JPH02189788A (ja) | 1989-01-17 | 1989-01-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02189788A (ja) |
-
1989
- 1989-01-17 JP JP1008870A patent/JPH02189788A/ja active Pending
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