JPS6156593B2 - - Google Patents
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- Publication number
- JPS6156593B2 JPS6156593B2 JP56100526A JP10052681A JPS6156593B2 JP S6156593 B2 JPS6156593 B2 JP S6156593B2 JP 56100526 A JP56100526 A JP 56100526A JP 10052681 A JP10052681 A JP 10052681A JP S6156593 B2 JPS6156593 B2 JP S6156593B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- level
- circuit
- bit
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、高速読出しを可能にしたスタテイツ
ク半導体メモリに関する。
ク半導体メモリに関する。
半導体メモリは益々容量を増大する傾向にあ
り、これに伴つてメモリセルや付属回路素子が微
小化されてきている。このため、セルを駆動する
電流値は小さくせざるを得ず、ビツト線と電源の
間に接続された負荷トランジスタのgmは小さい
ものになつて来ている。従つて、ビツト線の負荷
容量が大きいため、ビツト線電位の立上がりおよ
び立下がりが遅くなり、ひいては読取り速度が遅
くなるという問題が出てきた。
り、これに伴つてメモリセルや付属回路素子が微
小化されてきている。このため、セルを駆動する
電流値は小さくせざるを得ず、ビツト線と電源の
間に接続された負荷トランジスタのgmは小さい
ものになつて来ている。従つて、ビツト線の負荷
容量が大きいため、ビツト線電位の立上がりおよ
び立下がりが遅くなり、ひいては読取り速度が遅
くなるという問題が出てきた。
本出願人は、本願に先だつて、アドレス信号が
変化するとき全メモリセルをビツト線から切り離
す回路を設け、かつ全ビツト線を急速に高レベル
へプリチヤージする回路を設けたスタテイツク半
導体メモリを提案した（特願昭56―13940）、この
提案によりスタテイツク半導体メモリの読取り速
度は相当に高速化された。
変化するとき全メモリセルをビツト線から切り離
す回路を設け、かつ全ビツト線を急速に高レベル
へプリチヤージする回路を設けたスタテイツク半
導体メモリを提案した（特願昭56―13940）、この
提案によりスタテイツク半導体メモリの読取り速
度は相当に高速化された。
しかしながら、スタテイツク半導体メモリの読
取り速度の高速化の要求は依然として存在してい
る。
取り速度の高速化の要求は依然として存在してい
る。
本発明の目的は、スタテイツク半導体メモリの
読取り速度の高速化を達成することにある。上述
の目的を達成するために、本発明においては、 ワード線とビツト線対との各交点にスタテイツ
クメモリセルを配設してなる半導体メモリにおい
て、アドレス信号が変化するとき全ビツト線の電
荷を所定時間の間放電して該ビツト線の電位を該
ビツト線電位の低レベル以下にする回路を設け、
この回路は、ドレインがビツト線に接続され、ソ
ースがグランドに接続され、ゲートがアドレス信
号の変化時に所定の信号を受けてオンするビツト
線電荷放電用トランジスタを有することを特徴と
するスタテイツク半導体メモリが提供される。
読取り速度の高速化を達成することにある。上述
の目的を達成するために、本発明においては、 ワード線とビツト線対との各交点にスタテイツ
クメモリセルを配設してなる半導体メモリにおい
て、アドレス信号が変化するとき全ビツト線の電
荷を所定時間の間放電して該ビツト線の電位を該
ビツト線電位の低レベル以下にする回路を設け、
この回路は、ドレインがビツト線に接続され、ソ
ースがグランドに接続され、ゲートがアドレス信
号の変化時に所定の信号を受けてオンするビツト
線電荷放電用トランジスタを有することを特徴と
するスタテイツク半導体メモリが提供される。
以下、添附の図面に基づいて本発明の実施例を
説明する。第１図は本発明の実施例によるMOS
スタテイツクRAM（ランダムのアクセス・メモ
リ）要部回路図である。
説明する。第１図は本発明の実施例によるMOS
スタテイツクRAM（ランダムのアクセス・メモ
リ）要部回路図である。
MOS型のスタテイツクRAMは第１図に示すよ
うにワード線W1，W2……とビツト線対B0，B1
（多数あるが図ではその１組のみを示す）の各交
点に、負荷抵抗R1，R2とMOSトランジスタQ1，
Q2で構成されるフリツプフロツプ即ちメモリセ
ルMCを、トランスフアゲートとなるMOSトラン
ジスタQ3，Q4により接続してなる。ビツト線対
B0，B1の一端はトランジスタQ5，Q6により電源
Vccによりプルアツプされ、他端はコラム選択ト
ランジスタQ7，Q8によりセンスアンプSA及び書
込みバツフアWBに接続される。センスアンプSA
の出力はデータ出力バツフアDBを介してデータ
出力Doutとして出力される。ワード線例えばW1
をＨ（ハイ）レベルにするとトランジスタQ3，
Q4はオンとなつて当該メモリセルはビツト線対
B0，B1に接続され、またコラム選択信号Y1をＨ
とするとトランジスタQ7，Q8がオンとなつてビ
ツト線B0，B1がデータバスへ接続され、こうし
てW1とB0，B1の交点に配設されたメモリセル
MC0が選択される。この状態でデータバスを介し
てビツト線対B0，B1を例えばB0がＨ、B1がＬ
（ロー）にすればメモリセルのトランジスタQ2が
オン、Q1がオフとなり、セル書込みが行なわれ
る。これを読出すにはW1およびY1をＨにすれば
よく、W1＝ＨでトランジスタQ3，Q4がオンにな
り、セル内部の点ａのＨレベル、ｂのレベルがビ
ツト線B0，B1へ伝えられ、これがトランジスタ
Q7，Q8を介して読取り回路へ導かれる。
うにワード線W1，W2……とビツト線対B0，B1
（多数あるが図ではその１組のみを示す）の各交
点に、負荷抵抗R1，R2とMOSトランジスタQ1，
Q2で構成されるフリツプフロツプ即ちメモリセ
ルMCを、トランスフアゲートとなるMOSトラン
ジスタQ3，Q4により接続してなる。ビツト線対
B0，B1の一端はトランジスタQ5，Q6により電源
Vccによりプルアツプされ、他端はコラム選択ト
ランジスタQ7，Q8によりセンスアンプSA及び書
込みバツフアWBに接続される。センスアンプSA
の出力はデータ出力バツフアDBを介してデータ
出力Doutとして出力される。ワード線例えばW1
をＨ（ハイ）レベルにするとトランジスタQ3，
Q4はオンとなつて当該メモリセルはビツト線対
B0，B1に接続され、またコラム選択信号Y1をＨ
とするとトランジスタQ7，Q8がオンとなつてビ
ツト線B0，B1がデータバスへ接続され、こうし
てW1とB0，B1の交点に配設されたメモリセル
MC0が選択される。この状態でデータバスを介し
てビツト線対B0，B1を例えばB0がＨ、B1がＬ
（ロー）にすればメモリセルのトランジスタQ2が
オン、Q1がオフとなり、セル書込みが行なわれ
る。これを読出すにはW1およびY1をＨにすれば
よく、W1＝ＨでトランジスタQ3，Q4がオンにな
り、セル内部の点ａのＨレベル、ｂのレベルがビ
ツト線B0，B1へ伝えられ、これがトランジスタ
Q7，Q8を介して読取り回路へ導かれる。
ところでメモリは益々容量を増大する傾向にあ
り、これにともなつてセルや付属回路素子が微小
化されてきている。ビツト線電位B0，B1の電位
はトランジスタQ5とQ3とQ1、Q5とQ4とQ2のgm
比で決まるから、セルが小型化され、従つてトラ
ンジスタQ1，Q2が小型化されてgmが小になる
と、それにつれてトランジスタQ5，Q6のgmも小
にしないとビツト線に充分なＨ，Ｌレベルをとら
せることができない。しかしトランジスタQ5，
Q6のgmを小にすると、ビツト線B0，B1の立上り
が遅くなり、ひいては読取りが遅くなるという問
題がある。
り、これにともなつてセルや付属回路素子が微小
化されてきている。ビツト線電位B0，B1の電位
はトランジスタQ5とQ3とQ1、Q5とQ4とQ2のgm
比で決まるから、セルが小型化され、従つてトラ
ンジスタQ1，Q2が小型化されてgmが小になる
と、それにつれてトランジスタQ5，Q6のgmも小
にしないとビツト線に充分なＨ，Ｌレベルをとら
せることができない。しかしトランジスタQ5，
Q6のgmを小にすると、ビツト線B0，B1の立上り
が遅くなり、ひいては読取りが遅くなるという問
題がある。
本発明はかかる問題に対処しようとするもの
で、その特徴とするところは、ビツト線B0およ
びB1にそれぞれ、ビツト線電荷放出用のMOSト
ランジスタＱaおよびＱbのドレインを接続し、こ
れらのMOSトランジスタのゲートに、アドレス
切替り時に発生させる狭いパルス幅のクロツクパ
ルスCPKを与えるようにしたことである。
で、その特徴とするところは、ビツト線B0およ
びB1にそれぞれ、ビツト線電荷放出用のMOSト
ランジスタＱaおよびＱbのドレインを接続し、こ
れらのMOSトランジスタのゲートに、アドレス
切替り時に発生させる狭いパルス幅のクロツクパ
ルスCPKを与えるようにしたことである。
第１図のMOSスタテイツクPAMの動作を第２
図を用いて説明する。第２図ａに示されるよう
に、任意のアドレスADDが時刻t0で切替ると、後
述する手段により、第２図ｂに示されるt1―t0の
狭いパルス幅のクロツクパルスCPKが発生し、
ビツト線電荷放出用トランジスタＱaおよびＱbの
ゲートに印加される。時刻t0以前はワード線
W1，W2，W3…のいずれか１つが選択されてお
り、その選択されていたワード線に接続されてい
るメモリセルはビツト線B0の側がハイレベルＨ
に、ビツト線B1の側がローレベルＬに固定され
ていたとする。従つてビツト線B0およびB1は、
第２図ｃに示されるように、時刻t0以前はそれぞ
れＨレベルおよびＬレベルにある。ビツト線のＬ
レベルは接地電位よりも、選択セル内のトランジ
スタ（MC0内ではQ3とQ1またはQ4とQ2）による
電位降下分だけ高くなつている。クロツクパルス
CPKがＱaおよびＱbのゲートに印加されている
間、すなわち時刻t1までは、ビツト線のB0および
B1の電荷はトランジスタＱaおよびQ0bを通つてグ
ランドに放出される。Ｈレベルのデイスチヤージ
はＬレベルのデイスチヤージより速いので、時刻
t1においてビツト線B0およびB1の電位は共にＬレ
ベルと接地電位の中間レベルMLまで低下する。
アドレス切替時にワード線W1以外の任意のワー
ド線Ｗxからロード線W1にアドレス指定が切替つ
たとする。すると、第２図ｄに示されるように、
ワード線Ｗxの電位は急速に立下がり、ワード線
W1の電位はＷxの立下りに比べて緩慢に立上が
る。これは、ワード線のチヤージアツプがデイス
チヤージより時間がかかるためである。ワード線
W1が立上り始めるとメモリセルMC0内のトラン
ジスタQ3およびQ4が導通し始め、メモリセル
MC0内部の点ａがＬレベル、ｂがＨレベルであつ
たとすると、ビツト線B1は急速にＨレベルに立
ち上げられ、ビツト線B0はこれに対し緩慢に立
ち上げられる。ワード線W1がほぼ立上がつた時
刻t2においては、第２図ｃに見られるようにビツ
ト線B0とビツト線B1の間の電位差が充分に開
き、この電位差をセンスアンプSAは直ちに検出
して、第２図ｅに示されるデータ出力Doutを出
力する。従つて、読出し時間は本実施例によれ
ば、t2―t0である。
図を用いて説明する。第２図ａに示されるよう
に、任意のアドレスADDが時刻t0で切替ると、後
述する手段により、第２図ｂに示されるt1―t0の
狭いパルス幅のクロツクパルスCPKが発生し、
ビツト線電荷放出用トランジスタＱaおよびＱbの
ゲートに印加される。時刻t0以前はワード線
W1，W2，W3…のいずれか１つが選択されてお
り、その選択されていたワード線に接続されてい
るメモリセルはビツト線B0の側がハイレベルＨ
に、ビツト線B1の側がローレベルＬに固定され
ていたとする。従つてビツト線B0およびB1は、
第２図ｃに示されるように、時刻t0以前はそれぞ
れＨレベルおよびＬレベルにある。ビツト線のＬ
レベルは接地電位よりも、選択セル内のトランジ
スタ（MC0内ではQ3とQ1またはQ4とQ2）による
電位降下分だけ高くなつている。クロツクパルス
CPKがＱaおよびＱbのゲートに印加されている
間、すなわち時刻t1までは、ビツト線のB0および
B1の電荷はトランジスタＱaおよびQ0bを通つてグ
ランドに放出される。Ｈレベルのデイスチヤージ
はＬレベルのデイスチヤージより速いので、時刻
t1においてビツト線B0およびB1の電位は共にＬレ
ベルと接地電位の中間レベルMLまで低下する。
アドレス切替時にワード線W1以外の任意のワー
ド線Ｗxからロード線W1にアドレス指定が切替つ
たとする。すると、第２図ｄに示されるように、
ワード線Ｗxの電位は急速に立下がり、ワード線
W1の電位はＷxの立下りに比べて緩慢に立上が
る。これは、ワード線のチヤージアツプがデイス
チヤージより時間がかかるためである。ワード線
W1が立上り始めるとメモリセルMC0内のトラン
ジスタQ3およびQ4が導通し始め、メモリセル
MC0内部の点ａがＬレベル、ｂがＨレベルであつ
たとすると、ビツト線B1は急速にＨレベルに立
ち上げられ、ビツト線B0はこれに対し緩慢に立
ち上げられる。ワード線W1がほぼ立上がつた時
刻t2においては、第２図ｃに見られるようにビツ
ト線B0とビツト線B1の間の電位差が充分に開
き、この電位差をセンスアンプSAは直ちに検出
して、第２図ｅに示されるデータ出力Doutを出
力する。従つて、読出し時間は本実施例によれ
ば、t2―t0である。
従来は第１図に示したビツト線電荷放出用トラ
ンジスタＱaおよびＱbが付加されていなかつた。
この場合は、アドレス切替に応じるビツナ線電位
の立上りおよび立下りは、前述の如く、セル内部
のトランジスタのgmが小さくなつて来ているの
で、第２図ｃに点線で示した如く極めて遅く、従
来方式によるビツト線電位の切替り時点は時刻t3
である。従つて、従来方式による読出し時間は少
なくともt3―t0が必要である。
ンジスタＱaおよびＱbが付加されていなかつた。
この場合は、アドレス切替に応じるビツナ線電位
の立上りおよび立下りは、前述の如く、セル内部
のトランジスタのgmが小さくなつて来ているの
で、第２図ｃに点線で示した如く極めて遅く、従
来方式によるビツト線電位の切替り時点は時刻t3
である。従つて、従来方式による読出し時間は少
なくともt3―t0が必要である。
実験データとしては、従来方式による読出し時
間t3―t0は約35ナノ秒であつたのに対し、本実施
例による読出し時間t2―t0は約25ナノ秒ないし26
ナノ秒であつた。従つて本実施例により約10ナノ
秒も読出し時間が短縮されたことにより、高速ス
タテイツクRAMにおいては極めて効果的であ
る。
間t3―t0は約35ナノ秒であつたのに対し、本実施
例による読出し時間t2―t0は約25ナノ秒ないし26
ナノ秒であつた。従つて本実施例により約10ナノ
秒も読出し時間が短縮されたことにより、高速ス
タテイツクRAMにおいては極めて効果的であ
る。
なお、前述した本出願人による特願昭56―
13940のスタテイツク半導体メモリにおいては、
本実施例におけるビツト線電荷放出用トランジス
タを用いないで、その代り、アドレス切替時にビ
ツト線をＨレベルにプリチヤージスするためのプ
ルアツプ用トランジスタが用いられているが、一
般にトランジスタの特性して、デイスチヤージの
方がチヤージアツプより短時間で行ない得るの
で、本実施例によるビツト線デイスチヤージ方式
の方が短時間で済む。また、デイスチヤージ用ト
ランジスタの方がプルアツプ用トランジスタより
小さなgmで済むので、クロツクパルスCRKを発
生させる回路から見て負荷容量が軽く、低消費電
力化が図れる。
13940のスタテイツク半導体メモリにおいては、
本実施例におけるビツト線電荷放出用トランジス
タを用いないで、その代り、アドレス切替時にビ
ツト線をＨレベルにプリチヤージスするためのプ
ルアツプ用トランジスタが用いられているが、一
般にトランジスタの特性して、デイスチヤージの
方がチヤージアツプより短時間で行ない得るの
で、本実施例によるビツト線デイスチヤージ方式
の方が短時間で済む。また、デイスチヤージ用ト
ランジスタの方がプルアツプ用トランジスタより
小さなgmで済むので、クロツクパルスCRKを発
生させる回路から見て負荷容量が軽く、低消費電
力化が図れる。
第３図ａ，ｂはクロツクパルスCPKの発生回
路図である。
路図である。
第３図ａにおいてG1〜G4はナンドゲート、
G5，G6はノアゲート、G7はオアで、これらは図
示の如く接続され、アドレス信号A0〜Ａo-1の１
ビツトＡiを受け、クロツクCKiを出力する。こ
の第３図ａの回路CKGiはアドレス信号の各ビツ
トに対して設けられ、そしてその各回路CKG0，
CKG1……CKGo-1の各出力は第３図ｂに示すよ
うにオアゲートG8で結合される。これらの回路
の動作を、第４図を参照しながら説明すると、ア
ドレス信号Aiが第４図ａに示すように〓１″
Ｈ，〓０″Ｌに変化するナンバゲートG1の出力は
ｂとなり、ナンドゲートG2の出力はキヤパシタ
C1により若干遅延した反転出力ｄとなり、ノア
ゲートG5の出力ｆはアドレス信号Aiの立上り時
に発生するパルスとなる。ナントゲートG3，
G4、キヤパシタC2、ノアゲートG6の系も同様に
動作するがその出力ｇはアドレス信号Aiの立下
り時に発生するパルスとなる。これらをオアゲー
トG7で結合させたものCKiは、アドレス信号Aiの
変化時に発生するパルスとなり、オアゲートG8
の出力CPKはアドレス信号の任意のビツトの変
化時に発生する目的のパルスとなる。
G5，G6はノアゲート、G7はオアで、これらは図
示の如く接続され、アドレス信号A0〜Ａo-1の１
ビツトＡiを受け、クロツクCKiを出力する。こ
の第３図ａの回路CKGiはアドレス信号の各ビツ
トに対して設けられ、そしてその各回路CKG0，
CKG1……CKGo-1の各出力は第３図ｂに示すよ
うにオアゲートG8で結合される。これらの回路
の動作を、第４図を参照しながら説明すると、ア
ドレス信号Aiが第４図ａに示すように〓１″
Ｈ，〓０″Ｌに変化するナンバゲートG1の出力は
ｂとなり、ナンドゲートG2の出力はキヤパシタ
C1により若干遅延した反転出力ｄとなり、ノア
ゲートG5の出力ｆはアドレス信号Aiの立上り時
に発生するパルスとなる。ナントゲートG3，
G4、キヤパシタC2、ノアゲートG6の系も同様に
動作するがその出力ｇはアドレス信号Aiの立下
り時に発生するパルスとなる。これらをオアゲー
トG7で結合させたものCKiは、アドレス信号Aiの
変化時に発生するパルスとなり、オアゲートG8
の出力CPKはアドレス信号の任意のビツトの変
化時に発生する目的のパルスとなる。
第５図は１ワード線分のワードデコーダを示
す。NGはノアゲートでアドレス信号の各ビツト
A0と0，A1と1……Ａo-1とo-1の各一方を入
力されるトランジスタT0〜Ｔo-1と共通負荷トラ
ンジスタQ20からなり、入力アドレス信号ビツト
の全部がＬレベルのときＨレベルの出力S1を生じ
る。この信号S1はトランジスタQ23，Q24からな
るワードドライバの該Q23のゲートに加えられ、
またトランジスタQ21，Q22からなるインバータ
を介してQ24のゲートに加えられ、Ｈレベルの場
合にワード線ＷiをＨレベルにする。ワードドラ
イバの電源はメモリ電源Vccである。
す。NGはノアゲートでアドレス信号の各ビツト
A0と0，A1と1……Ａo-1とo-1の各一方を入
力されるトランジスタT0〜Ｔo-1と共通負荷トラ
ンジスタQ20からなり、入力アドレス信号ビツト
の全部がＬレベルのときＨレベルの出力S1を生じ
る。この信号S1はトランジスタQ23，Q24からな
るワードドライバの該Q23のゲートに加えられ、
またトランジスタQ21，Q22からなるインバータ
を介してQ24のゲートに加えられ、Ｈレベルの場
合にワード線ＷiをＨレベルにする。ワードドラ
イバの電源はメモリ電源Vccである。
以上の説明から明らかなように、本発明によれ
ば駆動能力の小さな高集積度のスタテイツクメモ
リにおいて、アドレス切替時に全ビツト線をＬレ
ベルと接地電位の中間レベルまでデイスチヤージ
し、メモリセルの記憶内容に応じて一方をＨレベ
ルに、他方をＬレベルにまでチヤージアツプする
ことにより、高速読出しを行うことができ、極め
て有効である。
ば駆動能力の小さな高集積度のスタテイツクメモ
リにおいて、アドレス切替時に全ビツト線をＬレ
ベルと接地電位の中間レベルまでデイスチヤージ
し、メモリセルの記憶内容に応じて一方をＨレベ
ルに、他方をＬレベルにまでチヤージアツプする
ことにより、高速読出しを行うことができ、極め
て有効である。
第１図は本発明の実施例によるMOSスタテイ
ツクRAMの要部回路図、第２図は第１図の回路
の動作説明用の波形図、第３図ａ，ｂはクロツク
パルス発生回路の回路図、第４図は第３図ａ，ｂ
の回路の動作説明用の波形図、そして第５図はワ
ードデコーダの回路図である。 図面でW1，W2……はワード線、B0，B1はビツ
ト線対、MCはメモリセル、CPKは全メモリセル
をビツト線から切り離すクロツクパルスＱa，Ｑb
はビツト線電荷放出用トランジスタである。
ツクRAMの要部回路図、第２図は第１図の回路
の動作説明用の波形図、第３図ａ，ｂはクロツク
パルス発生回路の回路図、第４図は第３図ａ，ｂ
の回路の動作説明用の波形図、そして第５図はワ
ードデコーダの回路図である。 図面でW1，W2……はワード線、B0，B1はビツ
ト線対、MCはメモリセル、CPKは全メモリセル
をビツト線から切り離すクロツクパルスＱa，Ｑb
はビツト線電荷放出用トランジスタである。
Claims (1)
- １ ワード線とビツト線対との各交点にスタテイ
ツクメモリセルを配設してなる半導体メモリにお
いて、アドレス信号が変化するとき全ビツト線の
電荷を所定時間の間放電して該ビツト線の電位を
該ビツト線電位の低レベル以下にする回路を設
け、該回路は、ドレインがビツト線に接続され、
ソースがグランドに接続され、ゲートがアドレス
信号の変化時に所定の信号を受けてオンするビツ
ト線電荷放電用トランジスタを有することを特徴
とするスタテイツク半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100526A JPS583186A (ja) | 1981-06-30 | 1981-06-30 | スタティック半導体メモリ |
| EP82303353A EP0068859A3 (en) | 1981-06-30 | 1982-06-25 | Static-type semiconductor memory device |
| US06/393,119 US4514831A (en) | 1981-06-30 | 1982-06-28 | Static-type semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100526A JPS583186A (ja) | 1981-06-30 | 1981-06-30 | スタティック半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583186A JPS583186A (ja) | 1983-01-08 |
| JPS6156593B2 true JPS6156593B2 (ja) | 1986-12-03 |
Family
ID=14276399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56100526A Granted JPS583186A (ja) | 1981-06-30 | 1981-06-30 | スタティック半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4514831A (ja) |
| EP (1) | EP0068859A3 (ja) |
| JP (1) | JPS583186A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4617652A (en) * | 1979-01-24 | 1986-10-14 | Xicor, Inc. | Integrated high voltage distribution and control systems |
| JPH042339Y2 (ja) * | 1985-04-27 | 1992-01-27 | ||
| US4962326B1 (en) * | 1988-07-22 | 1993-11-16 | Micron Technology, Inc. | Reduced latchup in precharging i/o lines to sense amp signal levels |
| US5018106A (en) * | 1989-04-27 | 1991-05-21 | Vlsi Technology, Inc. | Static random access memory with modulated loads |
| US5396469A (en) * | 1994-03-31 | 1995-03-07 | Hewlett-Packard Company | SRAM memory requiring reduced voltage swing during write |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3594736A (en) * | 1968-11-29 | 1971-07-20 | Motorola Inc | Mos read-write system |
| US3714638A (en) * | 1972-03-24 | 1973-01-30 | Rca Corp | Circuit for improving operation of semiconductor memory |
| US4099265A (en) * | 1976-12-22 | 1978-07-04 | Motorola, Inc. | Sense line balance circuit for static random access memory |
| JPS5661085A (en) * | 1979-10-23 | 1981-05-26 | Toshiba Corp | Semiconductor memory device |
| JPS57130285A (en) * | 1981-02-02 | 1982-08-12 | Fujitsu Ltd | Static semiconductor memory |
-
1981
- 1981-06-30 JP JP56100526A patent/JPS583186A/ja active Granted
-
1982
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- 1982-06-28 US US06/393,119 patent/US4514831A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS583186A (ja) | 1983-01-08 |
| US4514831A (en) | 1985-04-30 |
| EP0068859A2 (en) | 1983-01-05 |
| EP0068859A3 (en) | 1985-11-27 |
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