JPH021898A

JPH021898A - 画像処理装置

Info

Publication number: JPH021898A
Application number: JP63144447A
Authority: JP
Inventors: Michitaka Miyoshi; 三好　通貴; Toyofumi Takahashi; 豊文高橋
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1988-06-10
Filing date: 1988-06-10
Publication date: 1990-01-08
Anticipated expiration: 2014-06-14
Also published as: JP2905485B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明はテレビケーム装置等に用いられるラスタースキ
ャン方式の画像処理装置に関する。

［従来の技術］ＣＲＴ陰極線管等を用いて所定走査線上に画像を表示さ
せるラスタスキャン方式の画像表示装置を用いである画
像が球面上にあるように変形して表示させるには、従来
は球面上にあるかのように見えるようにした画像データ
を予め用意しておき、必要に応じて表示制御プログラム
にその画像データを組み込むか、その画像データを呼び
出すことにより、いわゆるソフト的な処理で所望の画像
表示処理をしていた。

［発明が解決しようとする課題］しかるにソフト的な画像処理は処理速度が遅（、また上
述の画像データを記憶させるための別のメモリを必要と
するという問題かあった。

この発明は上述の問題を解決するためになされたもので
あって、球面上にあるかのように見える画像を高速でか
つ小容量のメモリで表示できる画像処理装置を提供する
ことを目的とする。

［課題を解決するための手段］この発明の画像処理装置は、水平方向に複数の走査線を
繰り返し走査させて画像を形成するラスタースキャン方
式の画像処理装置において、所定波形を示すデータを記
憶した記憶手段と、所定の画像に対する水平カウンタ値
と垂直カウンタ値を上記記憶手段に記憶されている波形
データによって変調する変調手段とをそなえ、変調され
た水平、垂直カウンタ値を表示アドレスとして上記所定
の画像を表示することを特徴とする。

このテレビゲーム装置において、背景となる静止画と、
操作者及びＣＰＵ２の制御により移動する動画とか独立
して制御され、上記テレビゲーム装置か、上記静止画と
動画か合成されたビデオ信号をラスタースキャン方式の
デイスプレィ装置８に出力して表示する画像処理装置Ｉ
を０ｍえ、特に、上記画像処理装置ｌか、上記静止画に
対して１本又は曵数本の走査線毎にウィンドウを設定し
、上記静止画を上記ウィンドウ内に表示するように拡大
縮小させる処理（以下、拡大縮小処理という。）時にお
ける上記静止画の画像データが格納されているＶＲＡＭ
７の格納アドレスを出力する静止画アドレス制御回路２
４を備えている。

第１図において、テレビゲーム装置の各種制御スＩ２及
びコントロールノ・スＩ３を介シて、テレビゲーム装置
の制御のためのプログラム及び該プログラムを実行する
ために必要なデータを記憶するための読み出し専用メモ
リ（以下、ＲＯＭという。）３と、上３己ＣＰＵ２のワ
ークエリアとして用いられるＲ　Ａ　Ｍ　４に接続され
る。ＣＰＵ２はまタテータバス１２及びコントロールバ
ス１３を介して、操作者が上記動画を制御するための情
報等のテレビゲーム装置の制御のための情報を入力する
ためのキーボード５に接続される。さらに、ＣＰＵ２は
、アドレスバス１１、ｆ−タパス１２及びコントロール
バス１３を介して、画像処理装置１内のＣＰＵインタフ
ェース回路２１に接続される。

画像処理装置１は、ＣＰＵ２の制御に基づいて動画及び
静止画の画像データをＶＲＡＭ７に出力するとともに、
上記ＶＲＡＭ７に格納された動画及び静止画の画像デー
タ又は該画像データに詳細後述する所定の処理を行った
時に画像データをＲＧＢ信号に変換してデイスプレィ装
置８に出力する。

この画像処理装置ｌは、上記ＣＰＵインタフェース回路
２１と、それぞれ動画に関する画像処理を行う動画アド
レス制御回路２２及び動画データ処理回路２３と、それ
ぞれ静止画に関する画像処理を行う静止画アドレス制御
回路２４及び静止画データ処理回路２５と、上記動画デ
ータ処理回路２３及び静止画データ処理回路２５からそ
れぞれ出力される動画の画像データと静止画の画像デー
タのうちいずれか１つの画像データの色データを、該動
画の画像データに含まれる優先度係数データに基ついて
出力する優先度制御回路２６を備える。

また、画像処理装置Ｉは、ＣＰＵ２からデータバス４０
を介して人力される各種データをアドレスバス４１′ｇ
？、びデータバス４２を介してＶ　ＲＡＭ７に出力する
ＶＲＡＭインタフェース回路２７と、ＣＰＵ２からデー
タバス４０を介して人力される各種制御データをラッチ
して装置１内の各回路に出力する制御レジスタ２８と、
ｃｐｕ２からＣＰＵインタフェース回路２１及びデータ
バス４０を介して予め入力されて格納される色パレット
テーブルに基づいて優先度制御回路２６から出力される
色データをＲＧＢ信号に変換してＮＴＳＣエンコーダ３
２及びデイスプレィ装置８に出力する色信号発生器２９
と、上記色信号発生器２９から出力されるＲＧＢ信号を
ＮＴＳＣカラーテレビ信号に変換して出力するＮ　Ｔ　
Ｓ　Ｃエンコータ３２とを備える。さらに画像処理装置
１は、基準信号発生器６から出力される２　１．４７７
ＭＨｚのクロ。

りと垂直同期信号及び水平同期信号に基づいて各種タイ
ミング信号を発生するタイミング信号発生器３０と、上
記り０７り、垂直同期信号及び水平同期信号に基づいて
表示画像エリア内の水平方間及び垂直方向の表示位置を
それぞれ示すカウンタデータＨｃ、Ｖｃを計数するＨＶ
カウンタ３１とを備える。

ＶＲＡＭ７は、それぞれ同一の記憶容量を有する２個の
Ｖ　ＲＡ　Ｍ　７　ａ及び７ｂにより構成され、ＣＰＵ
２からＣＰＵインタフェース２１、データバス４０、及
びＶＲＡＭインタフェース回路２７を介して入力される
静止画及び動画に関する画像データを格納する。各ＶＲ
ＡＭ７ａ、７ｂはそれぞれ、０から３２ｋまでのアドレ
スを有し、各アドレスに対して８ピツトのデータを格納
する。アドレスバス４１は、それぞれ１６ビツトのアド
レスバスＡ４１ａとアドレスバスＢ４１ｂから構成され
、またデータバス４２はそれぞれ１６ビツトのデータバ
スＡ４２ａ及びデータバスＢ４２ｂから構成される。

Ｖ　ＲＡ　Ｍ　７　ａは、アドレスバスＡ４１ａを介し
て動画アドレス制御回路２２、静止画アドレス制御回路
２４及びＶＲＡＭインタフェース回路２７に接続される
とともに、データバス４２ａを介して静止画アドレス制
御回路２４、動画データ処理回路２３、及び静止画デー
タ処理回路２５に接続される。Ｖ　ＲＡ　Ｍ　７　ｂは
、アドレスバス４１ｂを介して動画アドレス制御回路２
２、静止画アドレス制御回路２４及びＶＲＡＭインタフ
ェース回路２７に接続されるとともに、データバス４２
ｂを介して静止画アドレス制御回路２４、動画データ処
理回路２３、及び静止画データ処理回路２５に接続され
る。

動画アドレス制御回路２２は、ＣＰＵ２からＣＰＵイン
タフェース回路２１及びデータバス４０を介して予め入
力される１２８個の動画の属性データを格納するための
動画属性メモリと、上記動画属性メモリからデイスプレ
ィ装置８に表示すべき動画を１走査線毎に検索するイン
レンジ検索回路を備える。

また、動画アドレス制御回路２２は動画アドレス生成回
路を備え、上記動画アドレス生成回路は、上記検索され
表示すべきと判定された動画の上記属性データのうち■
反転データか°’Ｈ”であるとき上記検索された動画に
対してＶ反転を行ったときの表示エリア内の位置を示す
ＶＲＡＭ７の格納アドレスを生成してアドレスバス４１
を介してＶＲＡＭ７に出力し、一方、上記Ｖ反転データ
かパＬ′”であるとき上記キャラクタデータの上記表示
エリア内の位置を示すＶＲＡＭ７の格納アドレスをその
ままアドレスバス４１を介してＶＲＡＭ７に出力する。

これに応答してＶＲＡＭ７は、上記動画アドレス制御回
路２２内の動画アドレス生成回路から出力された格納ア
ドレスに対応する、動画キャラクタエリア内に格納され
ている動画の色データ（１ドツト当たり２ビツト）をデ
ータバス４２を介して動画データ処理回路２３に出力す
る。また動画アドレス生成回路は、上記検索され表示す
べきと判定された動画の上記属性データのうちＨ反転デ
ータ（１ビツト）、色バレットデータ（３ピツト）と優
先度係数データ（２ビツト）を、直接に動画データ処理
回路２３に出力する。

従って、動画データ処理回路２３には、ＶＲＡＭ７から
データバス４２を介して入力される２ビツトの色データ
と、動画アドレス制御回路２２がら直接に入力される１
ビア）のＨ反転データ、３ビ。

トの色バレットデータ及び２ビツトの優先度係数データ
の１ドツト当たり計８ビットの動画データが、Ｉ走査線
の２５６ドツトについて順次入力される。

動画データ処理回路２３は、上記人力されたｌ走査線分
の上記動画データを一時記憶した後、上記動画データに
含まれるＨ反転データか”Ｈ”であるとき上記動画デー
タのうちＨ反転データを除く１ドツト当たり７ビノトの
動画データを入力された順序とは逆の順序で、７Ｘ２５
６ビノトの１走査線分の動画データを格納する該回路２
３内のラインバッファに出力してＨ反転の処理を行い、
方、上記Ｈ反転データが“し”′であるとき上記７ビツ
トの動画データを上記＋（反転の処理を行わずに人力さ
れた順序で、上記ラインバ・、ファに出力する。

ラインバッファは、入力された１走査線分の動画データ
をラッチした後、ＨＶカウンタ３１から出力されるＨｃ
倍信号基ついて優先度制御回路２６に出力する。

静止画アドレス制御回路２４は、静止画の通常処理時に
、ＣＰＵ２からＣＰＵインタフェース回路２１及びデー
タバス４０を介して入力される３画面のオフセットデー
タＨｐ、Ｖｐ並ひに１４反転テデータＦ及びＶ反転デー
タＶＦを含む制御データと、ＨＶカウンタ３１から人力
されるカウンタデータ１（ｃ及びＶｃに基ついて、静止
画のドツトに対応してＶＲＡＭ７ｂの静止画スクリーン
エリア６２に予め格納されているキャラクタネームの格
納アドレス（１６ビノト）を算出し、該アドレスをアド
レスバス４１ｂを介してＶＲＡＭ７ｂに出力する。

優先度制御回路２６は、動画データ処理回路２３から入
力される７ビツトの上記動画データと静止画データ処理
回路２５から人力される６ビノトの１−記静止画データ
から、動画データ内に含まれる２ビツトの優先度データ
に基ついて優先判定を行い、優先度の高い動画データ又
は静止画データを色信号発生器２９に出力する。ここで
、優先度：ｌｌ＋＋御回路２６は、入力される動画デー
タの（優先度データが“’ｏｏ’“であるとき８ビツト
の色データからなる静止画データを色信号発生器２９に
出力し、一方、入力される動画データの優先度データが
０１゛であるとき最上位３ビツト”ｏｏｏ”と３ビツト
の色パレットデータと２ビツトの色データからなる計８
ビットの動画データを色信号発生器２９に出力する。

色信号発生器２９は、８ビツトのアドレスを有するＲＡ
Ｍにてなる色パレットテーブルを備え、ＣＰＵ２からＣ
ＰＵインタフェース回路２１及びデータバス４０を介し
て予め入力される色信号データが上記色パレットテーブ
ルに格納される。色信号発生器２９は、優先度制御回路
２６から入力される８ビツトの動画データ又は静止画デ
ータを上記色パレットテーブルのアドレスに出力して当
該アドレスに格納されている色信号データを読み出した
後、読み出された色信号データを各色５ビ。

トのＲＧＢ分離デジタル信号に変換して、ＨＶカウンタ
３１から出力されるＨＣ信号及びＶＣ信号に基ついて、
デイスプレィ装置８及びＮＴＳＣエンコータ３２に出力
する。ＮＴＳＣエンコーダ３２は入力されたＲＧＢ信号
を、公知のＮＴＳＣカラーテレビ信号に符号化して出力
端子４３に出力する。

ＨＶカウンタ３１から出力される８ビツトのカウンタデ
ータＨｃが、加算器６６に印加される。

加算器６６には波形メモリ６７からたとえば正弦波形デ
ータが印加される。波形メモリ６７はデータバス４０か
ら供給されるデータをラッチ６９でラッチされたデータ
を基としてＣＰＵ２からの信号に基ついてアップカウン
タ６８で加算したデータによりアドレス指定され、正弦
波形を示すデータをその原点ＡからＢＣに沿って出力す
る。この正弦波形データと、表示すべき画面のアドレス
データとか加算器６６で加算される。その際、球面上に
あるかのように表示すべき画像の各画素のアドレスと上
記正弦波形データとは周期関係を有するようにする。

たとえば、第６図に示す原画像Ｘの最初の画素Ｘ　ｏの
アドレスと座ｆ３　Ａにある正弦波形データとを一致さ
せておくと表示される画像のアドレスは正弦波形データ
により変調されて図示−点さ線のように鼓状になる。

垂直アドレスのカウント値ＶＣは加算器６５に印加され
る。加算器６５には上述と同様にして波形メモリ６４か
ら正弦波形データか印加される。

なお、６２はラッチ、６３はダウンカウンタで、その作
用はラッチ６９、カウンタ６８と同様である。

加算器６５．６６で得られた、変調されたアドレスデー
タにより表示画面上のアドレスが指定される。この場合
、原画像が第６図の実線に示す矩形状であるとすると水
平方向、垂直方向ともにＡからＢに至る区間では表示ア
ドレスの変化が第４図のように大きく、またＣ点近傍で
は原画像のアドレスに近（、結局第６図に−点さ線で示
すような鼓状の画像、即ち球面上にあるかのように見え
る画像が表示される。

加算器６５．６６の出力データにより上記のような画像
を表示させるための制御回路は公知の随意の回路を用い
てよい。

以上説明したように、ＶＲＡＭに格納された元の静止画
のアドレスを上記静止画アドレス制御回路２４によって
所定のメモリに記憶された関数にしたかって変調し、こ
の変調したアドレスによって画像をデイスプレィ装置８
に表示するようにしたので、ｃｐｕ２は球面上にあるか
のように見せる画像の各位置、を計算する必要がない。

従って、従来例に比較してＣＰＵのスループ・７トを向
上させることかできる。また変調アドレスは実施例では
波形メモリ６４．６７、加算器６５．６６のようにハー
ドウェアにより得るから高速で画像処理を行うことかで
きるという利点がある。

また、画像処理装置においては、上記拡大縮小した静止
画データの格納アドレスを算出して静止画データを求め
るようにしたから、元の静止画データを保存できる。従
って、上記拡大縮小処理後に元の静止画の画像信号を出
力して表示させることかできるという利点かある。

以上の実施例において、キャラクタ方式の画像処理装置
について述べているか、これに限らず、本発明は、ＶＲ
ＡＭエリアに対応して色データを有するＶＲＡＭを用い
てドツト単位でアドレス指定して色データを得るいわゆ
るビットマツプ方式の画像処置装置に適用することがで
きる。

［発明の効果］以上詳述したように本発明によれば、変形に表示すべき
画像のアドレスをハードウェアにより得るようにしたの
で高速で画像処理かできる。

従って、従来のようにＣＰＵが上記拡大縮小処理時の画
像の水平方向及び垂直方向の各位置を計算する必要がな
いので、他の画像の処理を行うことができ、従来例に比
較してＣＰＵのスルーブツトを大幅に向上させることか
できる。

さらに、上記画像処理装置においては、回転及び拡大縮
小した画像テークの格納アドレスを算出して画像データ
を求めるようにしたから、元の画像データを保存できる
。従って、上記拡大縮小処理後に元の画像のテレビ信号
を出力することかできるという利点かある。

【図面の簡単な説明】

第１図は本発明の一実施例であるテレビケーム装置のブ
ロック図、第２図は第１図の静止画アドレス制御回路のブロック図
、第３図はメモリに記憶される関数の一例を示すグラフ、
第４図と第５図は変調アドレスの一例を示すグラフ、第
６図は表示画面の一例を示す図である。 ■・・・画像処理装置、２・・・中央演算処置装置（ｃｐｕ）、３・・・読み出
し専用メモリ（ＲＯＭ）、４・・随時読み出し再書き込
み可能なメモリ（ＲＡＭ）、５・・・キーボード、６・・・基準信号発生器、７・・ビデオＲＡＭ（ＶＲＡＭ）、８・・・デイスプレィ装置、２１・・・ＣＰＵインターフェース回路、２２・・・動
画アドレス制御回路、２３・・・動画データ処理回路、２４・・・静止画アドレス制御回路、２５・・・静止画データ処理回路、２６・・・優先度制御回路、２７・・・ＶＲＡＭインターフェース回路、２８・・・
制御レジスタ、２９・・・色信号発生器、３０・・・タイミング信号発生器、３１・・・ＨＶカウンタ、６４．６７・・・波形メモリ６５．６６・・・加算器

Claims

【特許請求の範囲】

（１）水平方向に複数の走査線を繰り返し走査させて画
像を形成するラスタースキャン方式の画像処理装置にお
いて、所定波形を示すデータを記憶した記憶手段と、所定の画像に対する水平カウンタ値と垂直カウンタ値を
上記記憶手段に記憶されている波形データによって変調
する変調手段とをそなえ、変調された水平、垂直カウン
タ値を表示アドレスとして上記所定の画像を表示するこ
とを特徴とする画像処理装置。