JPH02191069A - Ｌｓｉ製造用パターンデータの生成方法 - Google Patents
Ｌｓｉ製造用パターンデータの生成方法Info
- Publication number
- JPH02191069A JPH02191069A JP1012419A JP1241989A JPH02191069A JP H02191069 A JPH02191069 A JP H02191069A JP 1012419 A JP1012419 A JP 1012419A JP 1241989 A JP1241989 A JP 1241989A JP H02191069 A JPH02191069 A JP H02191069A
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- JP
- Japan
- Prior art keywords
- lsi
- pattern data
- data
- small areas
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＬＳＩ製造用パターンデータの生成方法の改良に関し、
並列処理を採用したＬＳＩ製造用パターンデー夕の生成
方法において、他のプロセッサとの間における情報交換
を不要とし、これにより処理時間の短縮化を図ることを
目的とし、 素子パターン情報、素子サイス情報及び素子位置情報か
らなる素子データを用いてＬＳＩチップ上の各素子を表
現してなるＬＳＩ設計用パターンデータに基き、ＬＳＩ
製造に実際に用いられるＬＳＩ製造用パターンデータを
生成する方法において、前記ＬＳＩ設計用パターンデー
タに含まれる素子データを、当該ＬＳＩチップ表面を複
数に分割してなる小領域及びそれら小領域の周囲に一定
幅で設けた周辺領域のそれぞれに所属する素子データ群
に分類し、各小領域及びその周辺領域に含まれる素子デ
ータ群を一組として、前記分類された素子データ群を組
み単位で複数の計算機に手渡し、前記複数の計算機のそ
れぞれでは、前記手渡された素子データ群に基づき、各
周辺領域内素子データ群により隣接小領域間の影響を考
慮しつつ各小領域内のＬＳＩ製造用パターンデータを他
の；：１算機とは係わりなく個別に作成し、各９１算機
で作成された小領域内のＬＳＩ製造製造用パターンデー
括して収集整理することにより、「１的とするＬＳＩ製
造用パターンデータを生成するように構成する。
方法において、他のプロセッサとの間における情報交換
を不要とし、これにより処理時間の短縮化を図ることを
目的とし、 素子パターン情報、素子サイス情報及び素子位置情報か
らなる素子データを用いてＬＳＩチップ上の各素子を表
現してなるＬＳＩ設計用パターンデータに基き、ＬＳＩ
製造に実際に用いられるＬＳＩ製造用パターンデータを
生成する方法において、前記ＬＳＩ設計用パターンデー
タに含まれる素子データを、当該ＬＳＩチップ表面を複
数に分割してなる小領域及びそれら小領域の周囲に一定
幅で設けた周辺領域のそれぞれに所属する素子データ群
に分類し、各小領域及びその周辺領域に含まれる素子デ
ータ群を一組として、前記分類された素子データ群を組
み単位で複数の計算機に手渡し、前記複数の計算機のそ
れぞれでは、前記手渡された素子データ群に基づき、各
周辺領域内素子データ群により隣接小領域間の影響を考
慮しつつ各小領域内のＬＳＩ製造用パターンデータを他
の；：１算機とは係わりなく個別に作成し、各９１算機
で作成された小領域内のＬＳＩ製造製造用パターンデー
括して収集整理することにより、「１的とするＬＳＩ製
造用パターンデータを生成するように構成する。
〔産業上の利用分野〕
本発明は、ＬＳＩ製造用パターンデータの生成方法の改
良に関する。
良に関する。
半導体ＬＳＩの設計から製造に至る過程においては、Ｌ
ＳＩ設計用パターンデータに基いてＬＳＩ製造に実際に
用いられるＬＳＩ製造用パターンデータを生成すること
か必要となる。
ＳＩ設計用パターンデータに基いてＬＳＩ製造に実際に
用いられるＬＳＩ製造用パターンデータを生成すること
か必要となる。
このＬＳＩ設計用パターンデータは、素子パターン情報
、素子サイズ情報及び素子位置情報からなる素子データ
を用いてＬＳＩチップ上の各素子を表現したものである
。
、素子サイズ情報及び素子位置情報からなる素子データ
を用いてＬＳＩチップ上の各素子を表現したものである
。
また、ＬＳＩ製造に実際に用いられるＬＳＩ製造用パタ
ーンデータは、上記のＬＳＩ設計用バタンデータに基づ
き、各素子パターンを実際の位置及びサイズに修正し、
月つ各素子パターン間の重なり除去処理を施して生成さ
れる。
ーンデータは、上記のＬＳＩ設計用バタンデータに基づ
き、各素子パターンを実際の位置及びサイズに修正し、
月つ各素子パターン間の重なり除去処理を施して生成さ
れる。
従来、ＬＳＩ設計用パターンデータからＬＳＩ設Ｒ１用
パターンデータを生成する処理は、１台の汎用大型計算
機により逐次直列実行方式で行われていた。
パターンデータを生成する処理は、１台の汎用大型計算
機により逐次直列実行方式で行われていた。
このような従来のＬＳＩ製造用パターンデータの生成方
法にあっては、近年ＬＳＩの高集積化に伴い処理データ
量が増大した結果、計算機処理速度の高速化によっても
処理時間を十分に短縮化することが困難となりつつある
。
法にあっては、近年ＬＳＩの高集積化に伴い処理データ
量が増大した結果、計算機処理速度の高速化によっても
処理時間を十分に短縮化することが困難となりつつある
。
そこで、最近の傾向としては、ＬＳＩ設引用パターンデ
ータに含まれる素子データを、当該ＬＳＩチップ表面を
複数に分割してなる小領域のそれぞれに所属する素子デ
ータ群に分類し、この分類された素子データ群を複数の
９１算機（以下、プロセッサと称する）に手渡し、並列
処理によって各小領域内のＬＳＩ製造用パターンデータ
を個別に作成させ、最終的に各計算機で作成された小領
域内のＬＳＩ製造用パターンデータを一括して収集整理
することにより、目的とするＬＳＩ製造用パターンデー
タ（チップ全領域に対応する）を生成することが提案さ
れている。
ータに含まれる素子データを、当該ＬＳＩチップ表面を
複数に分割してなる小領域のそれぞれに所属する素子デ
ータ群に分類し、この分類された素子データ群を複数の
９１算機（以下、プロセッサと称する）に手渡し、並列
処理によって各小領域内のＬＳＩ製造用パターンデータ
を個別に作成させ、最終的に各計算機で作成された小領
域内のＬＳＩ製造用パターンデータを一括して収集整理
することにより、目的とするＬＳＩ製造用パターンデー
タ（チップ全領域に対応する）を生成することが提案さ
れている。
しかしながら、このような並列処理を採用したＬＳＩ製
造用パターンデータの生成方法においても、ＬＳＩチッ
プ上の素子パターンは抜性に入り組んでいるため、ＬＳ
Ｉチップ表面を個々に完全に独立した小領域に分割する
ことが難しく、その結果並列処理とは言いつつも、その
処理の途中においては、互いに他のプロセッサ間におい
て頻繁に情報交換を行わねばならず、その結果充分に処
理時間を短縮することができないという問題点があった
。
造用パターンデータの生成方法においても、ＬＳＩチッ
プ上の素子パターンは抜性に入り組んでいるため、ＬＳ
Ｉチップ表面を個々に完全に独立した小領域に分割する
ことが難しく、その結果並列処理とは言いつつも、その
処理の途中においては、互いに他のプロセッサ間におい
て頻繁に情報交換を行わねばならず、その結果充分に処
理時間を短縮することができないという問題点があった
。
本発明は、この種の並列処理を採用したＬＳＩ製造用パ
ターンデータの生成方法において、他のプロセッサとの
間における情報交換を不要とし、これにより処理時間の
短縮化を図りうるＬＳＩ製進用パータンデータの生成方
法を提供することを目「自とする。
ターンデータの生成方法において、他のプロセッサとの
間における情報交換を不要とし、これにより処理時間の
短縮化を図りうるＬＳＩ製進用パータンデータの生成方
法を提供することを目「自とする。
上記課題を解決するために、本発明は素子バタン情報、
素子サイズ情報及び素子位置情報からなる素子データを
用いてＬＳＩチップ上の各素子を表現してなるＬＳＩ設
計用パターンデータに基き、ＬＳＩ製造に実際に用いら
れるＬＳＩ製造用パターンデータを生成する方法におい
て、前記ＬＳＩ設旧川パ用−ンデータに含まれる素子デ
タを、当該ＬＳＩチップ表面を複数に分割してなる小領
域及びそれら小領域の周囲に一定幅で設けた周辺領域の
それぞれに所属する素子データ群に分類し、各小領域及
びその周辺領域に含まれる素子データ群を一組として、
前記分類された素子データ群を組み単位で複数の計算機
に手渡し、前記複数の計算機のそれぞれでは、前記手渡
された素子データ群に基づき、各周辺領域内素子データ
群により隣接小領域間の影響を考慮しつつ各小領域内の
ＬＳＩ製造用パターンデータを他のｔｌ算機とは係わり
なく個別に作成し、各計算機で作成された小領域内のＬ
ＳＩ製造用パターンデータを一括して収集整理すること
により、目的とするＬＳＩ製造用パターンデータを生成
するように構成する。
素子サイズ情報及び素子位置情報からなる素子データを
用いてＬＳＩチップ上の各素子を表現してなるＬＳＩ設
計用パターンデータに基き、ＬＳＩ製造に実際に用いら
れるＬＳＩ製造用パターンデータを生成する方法におい
て、前記ＬＳＩ設旧川パ用−ンデータに含まれる素子デ
タを、当該ＬＳＩチップ表面を複数に分割してなる小領
域及びそれら小領域の周囲に一定幅で設けた周辺領域の
それぞれに所属する素子データ群に分類し、各小領域及
びその周辺領域に含まれる素子データ群を一組として、
前記分類された素子データ群を組み単位で複数の計算機
に手渡し、前記複数の計算機のそれぞれでは、前記手渡
された素子データ群に基づき、各周辺領域内素子データ
群により隣接小領域間の影響を考慮しつつ各小領域内の
ＬＳＩ製造用パターンデータを他のｔｌ算機とは係わり
なく個別に作成し、各計算機で作成された小領域内のＬ
ＳＩ製造用パターンデータを一括して収集整理すること
により、目的とするＬＳＩ製造用パターンデータを生成
するように構成する。
本発明の構成によれば、複数の計算機のそれぞれでは、
手渡された素子データ群に基づき、各周辺領域内素子デ
ータ群により隣接小領域間の影響を考慮しつつ各小領域
内のＬＳＩ製造用パターンデータを他の計算機とは係わ
りなく個別に作成することができ、その結果、他の計算
機間における情報交換か不要となり、処理時間の短縮化
を図ることができる。
手渡された素子データ群に基づき、各周辺領域内素子デ
ータ群により隣接小領域間の影響を考慮しつつ各小領域
内のＬＳＩ製造用パターンデータを他の計算機とは係わ
りなく個別に作成することができ、その結果、他の計算
機間における情報交換か不要となり、処理時間の短縮化
を図ることができる。
第１図は、本発明が適応される計算機のシステム構成を
示すブロック図である。
示すブロック図である。
第１図に示されるように、この計算機システムは、１台
のホスト計算機ＨＣとｎ台のプロセッサＰＳ１〜ＰＳｎ
を伝送回線で互いに接続して構成されている。
のホスト計算機ＨＣとｎ台のプロセッサＰＳ１〜ＰＳｎ
を伝送回線で互いに接続して構成されている。
次に、第２図のフローチャートを参照しながら、本発明
の実施例を詳細に説明する。
の実施例を詳細に説明する。
先ず最初に、本発明方法においては、ＬＳＩ設計用パタ
ーンデータ１をホスト計算機ＨＣに入力する。
ーンデータ１をホスト計算機ＨＣに入力する。
このＬＳＩ設計用パターンデータ１は、従来と同様、素
子パターン情報、素子サイズ情報及び素子位置情報から
なる素子データを用いてＬＳＩチップ上の各素子を表現
してなるものである。
子パターン情報、素子サイズ情報及び素子位置情報から
なる素子データを用いてＬＳＩチップ上の各素子を表現
してなるものである。
ここで、各素子データとは、第３図に示されるように、
ＬＳＩチップ上の各回路素子３に対応したものである。
ＬＳＩチップ上の各回路素子３に対応したものである。
次いで、ホスＩ・計算機ＨＣでは、ＬＳＩ設ｄ１用パタ
ーンデータに含まれる素子データを、第３図に示される
ように、当該ＬＳＩチップ表面を複数に分割してなる小
領域４及びそれら小領域の周囲に一定幅で設けた周辺領
域５（第３図でハラチングにより示す）のそれぞれに所
属する素子データ群に分類し、各小領域４及びその周辺
領域５に含まれる素子データ群を一組として、前記分類
された素子データ群を組単位で複数のプロセッサＰ、３
１〜ＰＳｎに手渡す（ステップ２０］）。
ーンデータに含まれる素子データを、第３図に示される
ように、当該ＬＳＩチップ表面を複数に分割してなる小
領域４及びそれら小領域の周囲に一定幅で設けた周辺領
域５（第３図でハラチングにより示す）のそれぞれに所
属する素子データ群に分類し、各小領域４及びその周辺
領域５に含まれる素子データ群を一組として、前記分類
された素子データ群を組単位で複数のプロセッサＰ、３
１〜ＰＳｎに手渡す（ステップ２０］）。
ここで、小領域４の形状及び大きさは、各ＬＳＩチップ
の回路構成により適宜選択すればよく、第３図に示され
るように、必ずしも等分割する必要はない。
の回路構成により適宜選択すればよく、第３図に示され
るように、必ずしも等分割する必要はない。
また、周辺領域５の幅は、当該小領域４に対し影響を及
ぼす虞のある回路素子の存在可能範囲を想定して決定さ
れる。
ぼす虞のある回路素子の存在可能範囲を想定して決定さ
れる。
また、各回路素子３をいずれの小領域に所属させるかに
ついては、各素子データに含まれる素子位置情報に基づ
いて決定すれば良い。
ついては、各素子データに含まれる素子位置情報に基づ
いて決定すれば良い。
例えば、第４図に示されるよう、に、相隣接する小領域
４ａ、４ｂ間の境界に、３この回路素子パターン３ａ、
３ｂ、３ｃが存在する場合、それらの基準位置ＰＬ、Ｐ
２．Ｐ３が小領域４ａ側に含まれていれば、これらの回
路素子パターンは、小領域４ａ側に所属する回路素子パ
ターン、すなわち小領域４ａ側の実パターンとして分類
されるわけである。
４ａ、４ｂ間の境界に、３この回路素子パターン３ａ、
３ｂ、３ｃが存在する場合、それらの基準位置ＰＬ、Ｐ
２．Ｐ３が小領域４ａ側に含まれていれば、これらの回
路素子パターンは、小領域４ａ側に所属する回路素子パ
ターン、すなわち小領域４ａ側の実パターンとして分類
されるわけである。
他方、これらの回路素子パターンは小領域４ｂ側に対し
ては、参照パターン３ａ′ ３ｂ′３ ｃ ／ とし
て分類される。
ては、参照パターン３ａ′ ３ｂ′３ ｃ ／ とし
て分類される。
次いて、複数のプロセッサＰＳ１〜ＰＳｎのそれぞれで
は、前記手渡された素子データ群に基づき、各周辺領域
内素子データ群により隣接小領域間の影響を考慮しつつ
各小領域内のＬＳＩ製造用パターンデータを他の８１算
機とは係わりなく個別に作成する（ステップ２０２）。
は、前記手渡された素子データ群に基づき、各周辺領域
内素子データ群により隣接小領域間の影響を考慮しつつ
各小領域内のＬＳＩ製造用パターンデータを他の８１算
機とは係わりなく個別に作成する（ステップ２０２）。
ここで、ＬＳＩ設計用パターンデータに基づいてＬＳＩ
製造に実際に用いられるＬＳＩ製造用パターンデータを
生成するだめの基本的な処理については従来より公知で
あり、すなわち各素子デタを構成する素工パターン情報
、素子ザイス情報及び素子位置情報に基づき実際の素子
図形を再現するとともに、同様にして再現された相隣接
する素子図形同志が重なり合う部分については、いわゆ
る公知の重なり除去処理を施すことによって、最終製品
に相当するＬＳＩチップパターンを生成するわけである
。
製造に実際に用いられるＬＳＩ製造用パターンデータを
生成するだめの基本的な処理については従来より公知で
あり、すなわち各素子デタを構成する素工パターン情報
、素子ザイス情報及び素子位置情報に基づき実際の素子
図形を再現するとともに、同様にして再現された相隣接
する素子図形同志が重なり合う部分については、いわゆ
る公知の重なり除去処理を施すことによって、最終製品
に相当するＬＳＩチップパターンを生成するわけである
。
このとき、従来の分散処理方式においては、各小領域内
の素子データ群しか手渡されていなかったため、相隣接
する小領域の境界イＮｊ近の素工バタンを再現するに際
しては、隣接する小領域の処理を行う他のプロセッサに
対し様々な問い合わせを行う必要があったのに対し、本
発明方法においては、単に小領域内の素子データのみな
らす、その小領域を取り巻く周辺領域の素子データもｒ
・め与えられているため、これら周辺鎮域内の素了デー
タを参照することによって、他のプロセッサに問い合わ
せを行わずとも、隣接小領域からの影響をυ１除して素
子パターンの再現を適切に行うことができる。
の素子データ群しか手渡されていなかったため、相隣接
する小領域の境界イＮｊ近の素工バタンを再現するに際
しては、隣接する小領域の処理を行う他のプロセッサに
対し様々な問い合わせを行う必要があったのに対し、本
発明方法においては、単に小領域内の素子データのみな
らす、その小領域を取り巻く周辺領域の素子データもｒ
・め与えられているため、これら周辺鎮域内の素了デー
タを参照することによって、他のプロセッサに問い合わ
せを行わずとも、隣接小領域からの影響をυ１除して素
子パターンの再現を適切に行うことができる。
次いて、各プロセッサＰＳ１〜ＰＳｎで４’＋成された
小領域内のＬＳＩ製造用パターンデータはホスト計算機
ＨＣへと戻され、ここで−括してデータ整理が行われる
ことにより、最終的に目的とす１す るＬＳＩ製造用パターンデータが生成される（ステップ
２０３）。
小領域内のＬＳＩ製造用パターンデータはホスト計算機
ＨＣへと戻され、ここで−括してデータ整理が行われる
ことにより、最終的に目的とす１す るＬＳＩ製造用パターンデータが生成される（ステップ
２０３）。
このように、本実施例方法によれば、各プロセッサＰＳ
１〜ＰＳｎは、手渡された素子データ群に基づき、各周
辺領域内素子データ群により隣接小領域間の影響を考慮
しつつ各小領域内のＬＳＩ製造用パターンデータを他の
計算機とは係わりなく独自で作成することができ、その
ためデータ処理時間の短縮化を図ることができる。
１〜ＰＳｎは、手渡された素子データ群に基づき、各周
辺領域内素子データ群により隣接小領域間の影響を考慮
しつつ各小領域内のＬＳＩ製造用パターンデータを他の
計算機とは係わりなく独自で作成することができ、その
ためデータ処理時間の短縮化を図ることができる。
以」−の通り、本発明によれば、この種の並列処理方式
を採用したＬＳＩ製造ようパターンデータの生成方法に
おいて、並列に動作するプロセッサ相互間のデータ伝送
を不要とし、各プロセッサを個々の小領域内処理に専念
させることにより、データ処理時間の高速化を図ること
ができる。
を採用したＬＳＩ製造ようパターンデータの生成方法に
おいて、並列に動作するプロセッサ相互間のデータ伝送
を不要とし、各プロセッサを個々の小領域内処理に専念
させることにより、データ処理時間の高速化を図ること
ができる。
ムの構成を示すブロック図、
第２図は本発明方法の手順を示すフローチャート、
第３図はＬＳＩチップの分割例を示す説明図、第４図は
隣接小領域間における素子データの分類例を説明するた
めの図である。
隣接小領域間における素子データの分類例を説明するた
めの図である。
１・・・ＬＳＩ設計用パターンデータ
２・・・小領域及び周辺領域のデータ
３・・・回路素子
４・・・小領域
５・・・周辺領域
ＨＣ・・・ホスト１１算機
ＰＳ１〜ＰＳｎ・・・プロセッサ
代理人弁理士 井 桁 貞
第１図は本発明方法が適応される計算機システ本発明方
法が適応される計算機システムの構成を示すプロッタ図 第１図 本発明方法の手順を示すフローチャート第２図
法が適応される計算機システムの構成を示すプロッタ図 第１図 本発明方法の手順を示すフローチャート第２図
Claims (1)
- 【特許請求の範囲】 素子パターン情報、素子サイズ情報及び素子位置情報か
らなる素子データを用いてＬＳＩチップ上の各素子を表
現してなるＬＳＩ設計用パターンデータ（１）に基き、
ＬＳＩ製造に実際に用いられるＬＳＩ製造用パターンデ
ータを生成する方法において、 前記ＬＳＩ設計用パターンデータ（１）に含まれる素子
データ（３）を、当該ＬＳＩチップ表面を複数に分割し
てなる小領域（４）及びそれら小領域の周囲に一定幅で
設けた周辺領域（５）のそれぞれに所属する素子データ
群に分類し、各小領域（４）及びその周辺領域（５）に
含まれる素子データ群を一組として、前記分類された素
子データ群を組み単位（２）で複数の計算機（ＰＳ１〜
ＰＳｎ）に手渡し（ステップ２０１）、 前記複数の計算機（ＰＳ１〜ＰＳｎ）のそれぞれでは、
前記手渡された素子データ群に基づき、各周辺領域内素
子データ群により隣接小領域間の影響を考慮しつつ各小
領域内のＬＳＩ製造用パターンデータを他の計算機とは
係わりなく個別に作成し（ステップ２０２）、 各計算機で作成された小領域内のＬＳＩ製造用パターン
データを一括して収集整理することにより、目的とする
ＬＳＩ製造用パターンデータを生成すること（ステップ
２０３）、 を特徴とするＬＳＩ製造用パターンデータの生成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1012419A JPH02191069A (ja) | 1989-01-20 | 1989-01-20 | Ｌｓｉ製造用パターンデータの生成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1012419A JPH02191069A (ja) | 1989-01-20 | 1989-01-20 | Ｌｓｉ製造用パターンデータの生成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02191069A true JPH02191069A (ja) | 1990-07-26 |
Family
ID=11804752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1012419A Pending JPH02191069A (ja) | 1989-01-20 | 1989-01-20 | Ｌｓｉ製造用パターンデータの生成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02191069A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0594494A (ja) * | 1991-09-30 | 1993-04-16 | Nippon Telegr & Teleph Corp <Ntt> | 集積回路設計図形データの階層展開処理方法および分散処理方法 |
| KR100491773B1 (ko) * | 1996-03-29 | 2005-09-26 | 후지쯔 가부시끼가이샤 | 그래픽처리시스템 |
-
1989
- 1989-01-20 JP JP1012419A patent/JPH02191069A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0594494A (ja) * | 1991-09-30 | 1993-04-16 | Nippon Telegr & Teleph Corp <Ntt> | 集積回路設計図形データの階層展開処理方法および分散処理方法 |
| KR100491773B1 (ko) * | 1996-03-29 | 2005-09-26 | 후지쯔 가부시끼가이샤 | 그래픽처리시스템 |
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