JPH02192096A - 選択的リフレツシユ制御装置 - Google Patents
選択的リフレツシユ制御装置Info
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- JPH02192096A JPH02192096A JP1009990A JP999089A JPH02192096A JP H02192096 A JPH02192096 A JP H02192096A JP 1009990 A JP1009990 A JP 1009990A JP 999089 A JP999089 A JP 999089A JP H02192096 A JPH02192096 A JP H02192096A
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- refresh
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- circuit
- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ダイナミックＲＡＭ素子から構成される装置
ためのリフレッシュ制御装置に関する。
周知のように、ダイナミックＲＡＭは、電荷の形で記憶
されたデータの消失を防ぐために、通常、リフレッシュ
動作を必要とする。リフレッシュ動作は、予め定められ
た時間内に全メモリセルに１度ずつアクセスすることに
より達成される。したがって、前記の予め定められた時
間内に全アドレスが少なくとも１度はアクセスされるよ
うに、記憶装置が使われる所では、リフレッシュ動作の
必要がない。その一例は、画面のリフレッシュが充分短
い周期で反復される表示装置のための、画像メモリであ
る。
されたデータの消失を防ぐために、通常、リフレッシュ
動作を必要とする。リフレッシュ動作は、予め定められ
た時間内に全メモリセルに１度ずつアクセスすることに
より達成される。したがって、前記の予め定められた時
間内に全アドレスが少なくとも１度はアクセスされるよ
うに、記憶装置が使われる所では、リフレッシュ動作の
必要がない。その一例は、画面のリフレッシュが充分短
い周期で反復される表示装置のための、画像メモリであ
る。
他方、ダイナミックＲＡＭ素子（パッケージ）の容量は
増大を続けてきており、最近では１Ｍビットのパッケー
ジが利用可能になり、４Ｍビットパッケージの実用化も
、近い将来に期待されている。このような大容量パッケ
ージで構成される記憶装置は、多くの場合、その容量の
一部のみが表示用画像データのために費されるにすぎな
い。このような記憶装置が、リフレッシュ機構のない表
示用画像メモリとして使用される所では、余剰の記憶領
域を他の目的に使用することができない。
増大を続けてきており、最近では１Ｍビットのパッケー
ジが利用可能になり、４Ｍビットパッケージの実用化も
、近い将来に期待されている。このような大容量パッケ
ージで構成される記憶装置は、多くの場合、その容量の
一部のみが表示用画像データのために費されるにすぎな
い。このような記憶装置が、リフレッシュ機構のない表
示用画像メモリとして使用される所では、余剰の記憶領
域を他の目的に使用することができない。
この余剰領域を表示用画像データ以外のデータのために
使用するには、従来技術によれば、画像データのための
領域を含む全記憶領域のリフレッシュが必要である。
使用するには、従来技術によれば、画像データのための
領域を含む全記憶領域のリフレッシュが必要である。
余剰記憶領域を使用しないでおくのが不経済なことは、
いうまでもない。また、全記憶領域をリフレッシュする
のも、別の意味で不経済である。
いうまでもない。また、全記憶領域をリフレッシュする
のも、別の意味で不経済である。
すなわち、画像メモリ領域に対しては本来不要なリフレ
ッシュが行なわれて、その間、正規のアクセス動作は禁
止され、その結果、記憶装置の使用可能時間の減少、換
言すれば平均アクセス時間の増大が生じる。特に、小型
の可搬コンピュータにおいては、表示画面の面積が小さ
いから、画像データが占める領域は狭く、そして、素子
の節約のために、余剰記憶領域を主記憶及び各種のバッ
ファとして利用することが望まれる。この場合、本来不
要なリフレッシュの実行は、電源電池の無益な消耗を生
じる点で、更に不利である。
ッシュが行なわれて、その間、正規のアクセス動作は禁
止され、その結果、記憶装置の使用可能時間の減少、換
言すれば平均アクセス時間の増大が生じる。特に、小型
の可搬コンピュータにおいては、表示画面の面積が小さ
いから、画像データが占める領域は狭く、そして、素子
の節約のために、余剰記憶領域を主記憶及び各種のバッ
ファとして利用することが望まれる。この場合、本来不
要なリフレッシュの実行は、電源電池の無益な消耗を生
じる点で、更に不利である。
本発明の目的は、リフレッシュ動作の実行を、本当にそ
れが必要な領域に局限し、それにより、単一のダイナミ
ックＲＡＭアレイの異なる領域を、リフレッシュ動作を
要しない用途とそれを要する用途に使い分けることがで
き、その際、アクセス速度の低下と電力の消費を必要最
小限に抑えることにある。
れが必要な領域に局限し、それにより、単一のダイナミ
ックＲＡＭアレイの異なる領域を、リフレッシュ動作を
要しない用途とそれを要する用途に使い分けることがで
き、その際、アクセス速度の低下と電力の消費を必要最
小限に抑えることにある。
本発明のリフレッシュ制御装置は、所定時間間隔で一連
のリフレッシュアドレスを生成する回路に加えて、ある
アドレス範囲を示す情報を記憶する回路と、各リフレッ
シュアドレスが前記のアドレス範囲内にあるか否かを調
べて、その結果によりそのリフレッシュアドレスにおけ
るリフレッシュ動作を実行するか否かを決定する回路と
を備える。
のリフレッシュアドレスを生成する回路に加えて、ある
アドレス範囲を示す情報を記憶する回路と、各リフレッ
シュアドレスが前記のアドレス範囲内にあるか否かを調
べて、その結果によりそのリフレッシュアドレスにおけ
るリフレッシュ動作を実行するか否かを決定する回路と
を備える。
前記の記憶回路は、外部（例えばＣＰＵ）から、リフレ
ッシュを要する記憶領域（又はリフレッシュを要しない
記憶領域）に対応するアドレス範囲を示す情報（例えば
境界アドレス）を受けて、記憶する。相次ぎ生成される
リフレッシュアドレスのそれぞれは、前記のアドレス範
囲内にあるか否かが調べられ、それが前記のアドレス範
囲内にある時（又は範囲外にある時）にのみ、そのアド
レスにおけるリフレッシュ動作が実行される。このよう
にして、リフレッシュ動作の実行を、それが必要な部分
のみに局限することができる。
ッシュを要する記憶領域（又はリフレッシュを要しない
記憶領域）に対応するアドレス範囲を示す情報（例えば
境界アドレス）を受けて、記憶する。相次ぎ生成される
リフレッシュアドレスのそれぞれは、前記のアドレス範
囲内にあるか否かが調べられ、それが前記のアドレス範
囲内にある時（又は範囲外にある時）にのみ、そのアド
レスにおけるリフレッシュ動作が実行される。このよう
にして、リフレッシュ動作の実行を、それが必要な部分
のみに局限することができる。
第１図は、本発明によるリフレッシュ制御装置の一実施
例を示し、第２図は、第１図のリフレッシュ制御装置を
含む記憶装置の全体を示す。
例を示し、第２図は、第１図のリフレッシュ制御装置を
含む記憶装置の全体を示す。
第２図に示された記憶装置は、リフレッシュ制御回路１
０１と、アクセス制御回路１０２と、メモリアレイ１０
３から成る。リフレッシュ制御回路１０１は、後で第１
図を用いて詳述するように、アドレスバス１０８とデー
タバス１０９に接続され、指定された記憶領域に対する
リフレッシュアドレス１０６とリフレッシュ要求信号１
０５を発生する。アクセス制御回路１０２は、従来のも
のでよく、アドレスバス１０８に接続され、かつ、リフ
レッシュアドレス１０４とリフレッシュ要求信号１０５
を受けて、メモリアドレス１０６とメモリ制御信号（Ｒ
ＡＳ、ＣＡＳ、ＷＥ等）１０７をメモリアレイ１０３に
供給する。メモリアレイ１０３は、データバス１０９に
接続され、メモリアドレス１０６とメモリ制御信号１０
７に応答して、データバス１０９上のデータを格納し、
そこへデータを出力し、あるいはリフレッシュ動作を行
なう。
０１と、アクセス制御回路１０２と、メモリアレイ１０
３から成る。リフレッシュ制御回路１０１は、後で第１
図を用いて詳述するように、アドレスバス１０８とデー
タバス１０９に接続され、指定された記憶領域に対する
リフレッシュアドレス１０６とリフレッシュ要求信号１
０５を発生する。アクセス制御回路１０２は、従来のも
のでよく、アドレスバス１０８に接続され、かつ、リフ
レッシュアドレス１０４とリフレッシュ要求信号１０５
を受けて、メモリアドレス１０６とメモリ制御信号（Ｒ
ＡＳ、ＣＡＳ、ＷＥ等）１０７をメモリアレイ１０３に
供給する。メモリアレイ１０３は、データバス１０９に
接続され、メモリアドレス１０６とメモリ制御信号１０
７に応答して、データバス１０９上のデータを格納し、
そこへデータを出力し、あるいはリフレッシュ動作を行
なう。
メモリアレイ１０３は、３２個のＩＭＸＩピッ１〜ダイ
ナミックＲＡＭパッケージから成り、これらのパッケー
ジは、各群が８パツケージから成る４群に群分けされて
、４Ｍバイトのメモリ空間を提供する。そのアドレス空
間は、１６進表記で、′０Ｏｏ０００′から１３ＦＦＦ
ＦＦ′の範囲ニある。’ｏ ｏ ｏ ｏ ｏ ｏ’から
’ＩＦＦＦＦＦ’までは、表示用の画像メモリに割当て
られ、この部分はリフレッシュを必要とせず、残余の領
域、すなわち、’２０００００’ から’３ＦＦＦＦＦ
’までは、主記憶及び諸種のデータバッファとして使用
され、この部分はリフレッシュを必要とする。
ナミックＲＡＭパッケージから成り、これらのパッケー
ジは、各群が８パツケージから成る４群に群分けされて
、４Ｍバイトのメモリ空間を提供する。そのアドレス空
間は、１６進表記で、′０Ｏｏ０００′から１３ＦＦＦ
ＦＦ′の範囲ニある。’ｏ ｏ ｏ ｏ ｏ ｏ’から
’ＩＦＦＦＦＦ’までは、表示用の画像メモリに割当て
られ、この部分はリフレッシュを必要とせず、残余の領
域、すなわち、’２０００００’ から’３ＦＦＦＦＦ
’までは、主記憶及び諸種のデータバッファとして使用
され、この部分はリフレッシュを必要とする。
第３図の上部に示されるように、アドレスバス１０８上
を転送される読出し／書込み動作用のアドレスデータは
、２２ピツ１へ（ビットＯ〜２１）から成る。最下位の
２ビツト（ビット０，１）は、バイト（パッケージ群）
を指定し、アクセス制御回路１０２の内部において、Ｃ
ＡＳ信号が供給されるべきパッケージ群を選択するため
に用いられる。なお、ＲＡＳ信号は、全パッケージに供
給される。アドレスデータの次の１０ビツト（ビット２
〜１１）は、カラムアドレスとして、ＣＡＳ信号と同期
してメモリアレイ１０３に供給され、最上位の１０ビツ
ト（ビット１２〜２１）は、ローアドレスとして、ＲＡ
Ｓ信号と同期してメモリアレイ１０３に供給される。ロ
ーアドレスの最下位ビット（ビット１２）は、メモリア
レイ１０３の内部において、カラムアドレスと共にビッ
トの選択に用いられ、残余のローアドレスビット（ビッ
ト１３〜２１）がワード線の選択的付勢に用いられる。
を転送される読出し／書込み動作用のアドレスデータは
、２２ピツ１へ（ビットＯ〜２１）から成る。最下位の
２ビツト（ビット０，１）は、バイト（パッケージ群）
を指定し、アクセス制御回路１０２の内部において、Ｃ
ＡＳ信号が供給されるべきパッケージ群を選択するため
に用いられる。なお、ＲＡＳ信号は、全パッケージに供
給される。アドレスデータの次の１０ビツト（ビット２
〜１１）は、カラムアドレスとして、ＣＡＳ信号と同期
してメモリアレイ１０３に供給され、最上位の１０ビツ
ト（ビット１２〜２１）は、ローアドレスとして、ＲＡ
Ｓ信号と同期してメモリアレイ１０３に供給される。ロ
ーアドレスの最下位ビット（ビット１２）は、メモリア
レイ１０３の内部において、カラムアドレスと共にビッ
トの選択に用いられ、残余のローアドレスビット（ビッ
ト１３〜２１）がワード線の選択的付勢に用いられる。
したがって、リフレッシュアドレスは、第３図の中段に
示されるように、アドレスデータのビット１３〜２１に
対応する９ビツトで表わされる。
示されるように、アドレスデータのビット１３〜２１に
対応する９ビツトで表わされる。
通常の読出し／書込み動作において、アクセス制御回路
１０２は、アドレスバス１０８上のアドレスデータを受
取り、ＲＡＳ信号を全パッケージに供給するとともに、
それと同期してローアドレスをメモリアドレス１０６と
して送出し、次いで、ＣＡＳ信号をバイト指定部により
指定されるパッケージ群に供給するとともに、それと同
期してカラムアドレスをメモリアドレス１０６として送
出する。書込み動作の場合には、更にＷＥ倍信号供給さ
れる。
１０２は、アドレスバス１０８上のアドレスデータを受
取り、ＲＡＳ信号を全パッケージに供給するとともに、
それと同期してローアドレスをメモリアドレス１０６と
して送出し、次いで、ＣＡＳ信号をバイト指定部により
指定されるパッケージ群に供給するとともに、それと同
期してカラムアドレスをメモリアドレス１０６として送
出する。書込み動作の場合には、更にＷＥ倍信号供給さ
れる。
リフレッシュ要求信号１０５を受けると、アクセス制御
回路１０２は、通常の読出し／書込みのためのアクセス
要求の受付けを停止して、リフレッシュアドレス１０４
を、ＲＡＳ信号と同期して、メモリアドレス１０６とし
てメモリアレイ１０３に供給する。その結果、このリフ
レッシュアドレスを最上位部分に持つ全アドレスにおい
て、いわゆるＲＡＳオンリリフレッシュが行なわれる。
回路１０２は、通常の読出し／書込みのためのアクセス
要求の受付けを停止して、リフレッシュアドレス１０４
を、ＲＡＳ信号と同期して、メモリアドレス１０６とし
てメモリアレイ１０３に供給する。その結果、このリフ
レッシュアドレスを最上位部分に持つ全アドレスにおい
て、いわゆるＲＡＳオンリリフレッシュが行なわれる。
第１図は、本発明によるリフレッシュ制御回路１０１の
一実施例を示す。リフレッシュサイクル発生回路１１０
は、メモリアレイ１０３の仕様から定まる一定時間間隔
で、リフレッシュサイクルクロック１１４を発生する。
一実施例を示す。リフレッシュサイクル発生回路１１０
は、メモリアレイ１０３の仕様から定まる一定時間間隔
で、リフレッシュサイクルクロック１１４を発生する。
リフレッシュアドレス生成回路１１１は、９ビツト（リ
フレッシュアドレスのデータ長）の２進カウンタであり
、リフレッシュサイクルクロック１１４を計数し、その
計数値をリフレッシュアドレス１０４として出力する。
フレッシュアドレスのデータ長）の２進カウンタであり
、リフレッシュサイクルクロック１１４を計数し、その
計数値をリフレッシュアドレス１０４として出力する。
リフレッシュ範囲指定回路１１．２は、９ビツトのレジ
スタである。図示されていないＣＰＵは、アドレスバス
１０８とデータバス１０９を介して、このレジスタに所
望の値を書込むことができ、この値は、リフレッシュ範
囲アドレス１１５として使用される。比較器１１３は、
リフレッシュサイクルクロック１１４が供給されるたび
に、リフレッシュアドレス１０４とリフレッシュ範囲ア
ドレス１１５を比較し、前者が後者よりも大きければ、
リフレッシュ要求信号１０５を発生する。
スタである。図示されていないＣＰＵは、アドレスバス
１０８とデータバス１０９を介して、このレジスタに所
望の値を書込むことができ、この値は、リフレッシュ範
囲アドレス１１５として使用される。比較器１１３は、
リフレッシュサイクルクロック１１４が供給されるたび
に、リフレッシュアドレス１０４とリフレッシュ範囲ア
ドレス１１５を比較し、前者が後者よりも大きければ、
リフレッシュ要求信号１０５を発生する。
メモリアレイ１０３の各領域が第２図に示されるように
割当てられている場合、リフレッシュ範囲指定回路１１
２には、第３図の下部に示されるように、 ’ＯＦＦ’
がセットされる。その結果、リフレッシュ要求信号１
０５は、リフレッシュアドレス１０４が’１００’ に
等しいか又はそれにより大きい時、すなわち’１００’
から’ＩＦＦ’の範囲内にある時にのみ発生され、し
たがって、メモリアレイ１０３のアドレス空間における
領域’２０００００’ から’３ＦＦＦＦＦ’ までが
リフレッシュされ、その余の領域’ｏｏｏｏｏｏ’から
’ＩＦＦＦＦＦ’ まではリフレッシュされない、換言
すれば、時間軸上で見ると、第４図に示されるように、
リフレッシュアドレスが’ＩＦＦ’に達するまではリフ
レッシュ動作が抑止され、したがって、この期間におい
てリフレッシュ動作のために費されたであろう時間の全
部を、通常の読出し動作又は書込み動作のために使用す
ることができる。この例においては、リフレッシュ動作
に費される時間は、全アドレスをリフレッシュする場合
の半分である。
割当てられている場合、リフレッシュ範囲指定回路１１
２には、第３図の下部に示されるように、 ’ＯＦＦ’
がセットされる。その結果、リフレッシュ要求信号１
０５は、リフレッシュアドレス１０４が’１００’ に
等しいか又はそれにより大きい時、すなわち’１００’
から’ＩＦＦ’の範囲内にある時にのみ発生され、し
たがって、メモリアレイ１０３のアドレス空間における
領域’２０００００’ から’３ＦＦＦＦＦ’ までが
リフレッシュされ、その余の領域’ｏｏｏｏｏｏ’から
’ＩＦＦＦＦＦ’ まではリフレッシュされない、換言
すれば、時間軸上で見ると、第４図に示されるように、
リフレッシュアドレスが’ＩＦＦ’に達するまではリフ
レッシュ動作が抑止され、したがって、この期間におい
てリフレッシュ動作のために費されたであろう時間の全
部を、通常の読出し動作又は書込み動作のために使用す
ることができる。この例においては、リフレッシュ動作
に費される時間は、全アドレスをリフレッシュする場合
の半分である。
変形として、比較器１１３の機能を変更し、リフレッシ
ュアドレス１０４がリフレッシュ範囲アドレス１１５よ
り小さい時にリフレッシュ要求信号１０５を発生するよ
うにすれば、メモリアレイ１０３のアドレス空間の前部
のみをリフレッシュすることができる。あるいは、リフ
レッシュ範囲指定回路１１２中に、上限アドレス用のレ
ジスタと下限アドレス用のレジスタを設け、リフレッシ
ュアドレスが上限アドレスと下限アドレスの間にある時
に、リフレッシュ要求信号１０５が発生される（又はさ
れない）ように、比較器１１３を変更してもよい。更に
別の変形として、」二限アドレス用レジスタの代りに、
領域幅を示すデータが初期値としてセットされ、リフレ
ッシュサイクルクロックをカウントダウンするカウンタ
を設け、リフレッシュアドレスが下限アドレスに達した
後、前記カウンタが動作して、その計数値が′○″に達
するまでの期間だけ、リフレッシュ要求信号１０５が発
生される（又はされない）ようにしてもよい。複数のリ
フレッシュ範囲指定回路１１２を設ければ、間隔をおい
て配置された複数の領域を、リフレッシュの必要な（又
は不要な）領域として指定することができる。
ュアドレス１０４がリフレッシュ範囲アドレス１１５よ
り小さい時にリフレッシュ要求信号１０５を発生するよ
うにすれば、メモリアレイ１０３のアドレス空間の前部
のみをリフレッシュすることができる。あるいは、リフ
レッシュ範囲指定回路１１２中に、上限アドレス用のレ
ジスタと下限アドレス用のレジスタを設け、リフレッシ
ュアドレスが上限アドレスと下限アドレスの間にある時
に、リフレッシュ要求信号１０５が発生される（又はさ
れない）ように、比較器１１３を変更してもよい。更に
別の変形として、」二限アドレス用レジスタの代りに、
領域幅を示すデータが初期値としてセットされ、リフレ
ッシュサイクルクロックをカウントダウンするカウンタ
を設け、リフレッシュアドレスが下限アドレスに達した
後、前記カウンタが動作して、その計数値が′○″に達
するまでの期間だけ、リフレッシュ要求信号１０５が発
生される（又はされない）ようにしてもよい。複数のリ
フレッシュ範囲指定回路１１２を設ければ、間隔をおい
て配置された複数の領域を、リフレッシュの必要な（又
は不要な）領域として指定することができる。
〔発明の効果〕
本発明によれば、リフレッシュ動作がそれを本当に必要
とする領域でのみ行なわれ、したがって、単一のダイナ
ミックＲＡＭアレイの異なる領域を、リフレッシュが不
要な用途、例えば表示用画像メモリと、リフレッシュが
必要な用途、例えば主記憶又はデータメモリとに使用し
て、しかも、リフレッシュによるアクセス速度の低下と
電力の消費を必要最小限に抑えることができる。
とする領域でのみ行なわれ、したがって、単一のダイナ
ミックＲＡＭアレイの異なる領域を、リフレッシュが不
要な用途、例えば表示用画像メモリと、リフレッシュが
必要な用途、例えば主記憶又はデータメモリとに使用し
て、しかも、リフレッシュによるアクセス速度の低下と
電力の消費を必要最小限に抑えることができる。
１回の読出し、書込み又はリフレッシュの動作に要する
時間をｔとし、リフレッシュ動作の時間間隔をＴとし、
全リフレッシュアドレス数をＲとし、リフレッシュ動作
が実行されるリフレッシュアドレス数をｒとするとき、
全領域をリフレッシュする場合と比較して、本発明によ
れば、時間Ｔ・Ｒ内に時間（Ｒ−ｒ） ・ｔだけ、読
出し／書込みのために利用可能な時間が増加する。
時間をｔとし、リフレッシュ動作の時間間隔をＴとし、
全リフレッシュアドレス数をＲとし、リフレッシュ動作
が実行されるリフレッシュアドレス数をｒとするとき、
全領域をリフレッシュする場合と比較して、本発明によ
れば、時間Ｔ・Ｒ内に時間（Ｒ−ｒ） ・ｔだけ、読
出し／書込みのために利用可能な時間が増加する。
第１図は本発明の一実施例としてのリフレッシュ制御回
路のブロックダイヤグラムであり、第２図は第１図のリ
フレッシュ制御回路を備えた記憶装置のブロックダイヤ
グラムであり、第３図は通常のアクセスのためのアドレ
スデータとリフレッシュアドレスデータとリフレッシュ
範囲アドレスの関係を示す図であり、第４図は本発明に
よるリフレッシュシーケンスの一例のタイムチャートで
ある。 １１０・・・リフレッシュサイクルクロックを発生する
回路、１１１・・・リフレッシュアドレス生成回路、１
１２・・・リフレッシュアドレス範囲指定情報を記憶す
る回路、１１３・・・リフレッシュアドレスが指定され
た範囲内にあるか否かを調べる比較器。
路のブロックダイヤグラムであり、第２図は第１図のリ
フレッシュ制御回路を備えた記憶装置のブロックダイヤ
グラムであり、第３図は通常のアクセスのためのアドレ
スデータとリフレッシュアドレスデータとリフレッシュ
範囲アドレスの関係を示す図であり、第４図は本発明に
よるリフレッシュシーケンスの一例のタイムチャートで
ある。 １１０・・・リフレッシュサイクルクロックを発生する
回路、１１１・・・リフレッシュアドレス生成回路、１
１２・・・リフレッシュアドレス範囲指定情報を記憶す
る回路、１１３・・・リフレッシュアドレスが指定され
た範囲内にあるか否かを調べる比較器。
Claims (1)
- １、少なくとも１個のダイナミックＲＡＭ素子を含む記
憶装置のリフレッシュ動作を制御するため、前記記憶装
置のリフレッシュされるべき位置をそれぞれ示す相次ぐ
リフレッシュアドレスを予め定められた時間間隔で生成
する回路と、前記記憶装置のあるアドレス範囲を示す情
報を記憶する回路と、前記生成回路と記憶回路に接続さ
れて各前記レフレッシュアドレスが前記アドレス範囲内
にあるか否かを調べてその結果によりそのリフレッシュ
アドレスにおけるリフレッシュ動作を実行するか否かを
決定する回路とを備えたリフレッシュ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009990A JPH02192096A (ja) | 1989-01-20 | 1989-01-20 | 選択的リフレツシユ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009990A JPH02192096A (ja) | 1989-01-20 | 1989-01-20 | 選択的リフレツシユ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02192096A true JPH02192096A (ja) | 1990-07-27 |
Family
ID=11735305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1009990A Pending JPH02192096A (ja) | 1989-01-20 | 1989-01-20 | 選択的リフレツシユ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02192096A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215714B1 (en) | 1999-04-14 | 2001-04-10 | Fujitsu Limited | Semiconductor memory device capable of reducing power consumption in self-refresh operation |
| KR20030009125A (ko) * | 2001-06-15 | 2003-01-29 | 미쓰비시덴키 가부시키가이샤 | 반도체 기억 장치 |
| US7486584B2 (en) | 2006-08-22 | 2009-02-03 | Elpida Memory, Inc. | Semiconductor memory device and refresh control method thereof |
| JP2009043337A (ja) * | 2007-08-08 | 2009-02-26 | Hitachi Ltd | 情報記録再生装置及びメモリ制御方法 |
-
1989
- 1989-01-20 JP JP1009990A patent/JPH02192096A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215714B1 (en) | 1999-04-14 | 2001-04-10 | Fujitsu Limited | Semiconductor memory device capable of reducing power consumption in self-refresh operation |
| US6349068B2 (en) | 1999-04-14 | 2002-02-19 | Fujitsu Limited | Semiconductor memory device capable of reducing power consumption in self-refresh operation |
| KR20030009125A (ko) * | 2001-06-15 | 2003-01-29 | 미쓰비시덴키 가부시키가이샤 | 반도체 기억 장치 |
| US7486584B2 (en) | 2006-08-22 | 2009-02-03 | Elpida Memory, Inc. | Semiconductor memory device and refresh control method thereof |
| JP2009043337A (ja) * | 2007-08-08 | 2009-02-26 | Hitachi Ltd | 情報記録再生装置及びメモリ制御方法 |
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