JPH02192228A - パリテイジエネレーション回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分計〕 この発明は、ディジタル回路の分野におけるパリティジ
ェネレーション回路に関するものである。

〔従来の技術〕

一般的にディジタル回路の分野においては、回路の信頼
性の向上を図るため、パリティチエツクによる故障検出
方法が広く使われている。

この方法は例えば１９８６年５月５日に共立出版株式会
社から発行された村田裕著「精解ディジタル回路工学■
」に述べられている。パリティチエツクＣ：よる故障検
出方法では、パリティビットを生成するパリティ生成回
路と、パリティビットが正しいことをチエツクするパリ
ティチエツク回路とが用いられる。しかしながら、この
発明は、パリティジェネレーションすなわち前者に関す
るものであり、以下これに限って説明する。第２図はこ
のような通常のパリティジェネレーション回路を示すブ
ロック図である。第２図において、（１）は６２ビット
のレジスタ、（２）はパリティジェネレータ（Ｐ／ＧＪ
、　　（りは３２本の信号線によるレジスタ（１）およ
びパリティジェネレータ（２）への入力信号群、（４）
はパリティジェネレータ（２）の１本の出力信号線、（
５）はこの出力信号線（４）のパリティ情報をセットす
るパリティビットレジスタ（Ｐ）、（６）は５２ビット
のレジスタ（す＋１ビットのパリティビットレジスタ（
５）の計３＆本の出力信号群である。また第３図は第２
図を詳細に示したブロック図であり、第２図中の（１）
〜（６）に対して、第４図中の（１）〜（６）が対応す
る。

第２および３図に示した例は、レジスタ（１）のすべて
のピット０〜５１１二対し、入力桁の値が同時にセット
される場合のパリティジェネレーション回路であった。

ところで、ある種のケースでは、レジスタにすべてのデ
ータがセットされる場合の他に、レジスタのある１ビッ
トだけが変化するようなことがある。このような場合の
従来のバリテイジエネレーｖ’ａン回路を示したものが
第２図である。

第２図の回路図（＝おいて、（ＩＡ）は３２ビットのレ
ジスタ、（２）はパリティジェネレータ、（３）は５２
本の信号線１：よるレジスタ（１人）およびパリティジ
ェネレータ（２）への入力信号群であって、これら入力
信号群のうち（３ａ）　、　（ａｂ）　、　（３ｃ）は
レジスタ（１人）の指定ビットへの入力信号線である。

この例では、（３ａ）はレジスタ（１人）のビット０か
らビット１０までの１１本の信号線による入力信号群、
（ａｂ）はビット１１の１本の入力信号線、そして（３
Ｃ）はビット１２からビット３１までの２０本の信号線
による入力信号群である。　　（７）はレジスタ（ＩＡ
）のビット１１への１本の更新信号入力線でありかつ他
のパワティジェネレータ（８）への１本の更新信号入力
線でもある。（４）はパリティジェネレータ（２）によ
って入力信号群（的の３２ビット情報をパリティジェネ
レーションした１本の出力信号線、（６ａ）はレジスタ
（１Ａ）のビット０からビット１０までの１１本の信号
線による出力信号群、　　（６ｂ）はビット１２からビ
ット６１までの２０本の信号線による出力信号群、（６
Ａ）は１１ビットの出力信号群（６ａ）と２０ビットの
出力信号群（６ｂ）を合わせた、他のパリティジェネレ
ータ（８）への計Ｓ１本の信号線による入力信号群であ
る。（５）は１ビットのパリティビットレジスタ、（９
）は他のパリティジェネレータ（８）によって１本の更
新信号入力線（７）と３１本の信号線による入力信号群
（６Ａ）とを合わせた情報をパリテイジエネレーＶ″ｉ
！ンした１本の出力信号線、（１０）は入力信号線（３
ｂ）と更新信号入力線（７）のマルチプレフナ、そして
（１１）は出力信号線（４）と（９）のマルチプレフナ
である。

従来のパリティジェネレーション回路は上述したように
構成されており、レジスタ全体が更新される場合には、
第４図において、６２本の信号線（りの３２ピツト情報
が分岐信号（５ａ）　、　（ｓｂ）　、　（３ｃ）とし
て３２ビットのレジスタ（１Ａ）にセットされる。

また信号線（３）の入力信号群はパリティジェネレータ
（２）に入力され、１本の出力信号線（４）を通してパ
リティ情報かパリティビットレジスタ（りにレジスタ（
１幻と同じタイミングでセットされる２次１：１ビット
だけ更新される場合の動作を説明する。１本の更新信号
入力線（７）はマルチプレフナ（１０）で選択され、そ
の情報は３２ビットのレジスタ（１人）の特定ビット（
この場合はビット１１とするりに入力され、レジスタ（
１ムンのビット１１だけが更新される。これと同時に出
力信号線（６ａ）と（６ｂ）を通して入力信号線（６Ａ
）から６２ビットのレジスタ（１人）のビット０〜１０
とビット１２−ＡＩの情報が他のパリティジェネレータ
（８）に入力される。そして１本の更新信号入力線（７
）の更新情報と３１本の入力信号線（６Ａ）の情報とが
他のパリティジェネレータ（８）に入力され、他のマル
チプレフナ（１１）で選択された出力信号ＩＪＩ　（９
）を通して１ビットのパリティピットレジスタ（５）に
新しいパリティ情報がレジスタ（１Ａ）と同じタイミン
グでセットされる。

〔発明が解決しようとする昧題〕

第４図に示した従来のパリティジェネレーション回路で
は、パリティジェネレータが２個必要だった。また、Ｓ
２ビットのレジスタの場合には出力信号線の本数が３１
本と多くなるため回路規模が増大するという問題点があ
った。更に、他のパリティジェネレータの内部の論理回
路の段数が多く、信号伝搬速度も遅くなるという問題点
もあった。

この発明は、上述したような問題点を解決するためにな
されたもので、＆２ビットのレジスタの出力信号線の本
数を大幅に減らすことができ、しかもパリティジェネレ
ータの内部論理回路段数を減らすことができるとともに
内部論理回路段数の減少によって信号伝搬速度を向上さ
せたパリティジェネレーション回路を得ることを目的と
する。

〔課題を解決するための手段〕

この発明に係るパリティジェネレーション回路は、レジ
スタの特定ビットとパリティビットの出力信号線から入
力される２個のイクスクルーＶイブオア回路を設けたも
のである。

〔作　用〕

この発明において、２個のイクスクルーシイプオア回路
はレジスタのパリティビットに新しいパリティ情報をセ
ットする。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図はこの発明の一実施例を示す回路図であり、図に
おいて（１Ａ）、（２）、（５）、（３ａ）〜（ｓａ）
、（４）。

（５）　、　（７３ｍ　（１０）　ｅ　（１１Ｊは第４
図に示した従来回路におけるものと同一であるｅ　（１
２）はパリティビットレジスタ（５）の出力側に設けら
れたイクスクルーシイブオア回路％　　（１Ｂ）はレジ
スタ（１人）の出力側に設けられた他のイクスクルーＶ
イブオア回路、（６Ｃ）はレジスタ（１Ａ）の特定ビッ
トの１本の出力信号線、（１４）は他のイクスクルーシ
イブオア回路（１３）の出力信号線であるとともにイク
スクルーシイプオア回路（１２）の入力信号線であり、
（１５）はイクスクルーＶイブオア回路（１２）の１本
の出力信号線であシ、他のマルチプレクチ（１１）によ
って選択されてパリティビットレジスタ（５）にセット
される。（１りはパリティビットレジスタ（５）の１本
の出力信号線でありかつイクスクルーシイブオア回路（
１２）の入力信号線である。

この発明のパリティジェネレーション回路は上述したよ
うに構成されておシ、まずレジスタの全ビットがセット
される場合には、第１図において、３２本の信号線（３
）のＳ２ピツＦ情報が分岐信号（Ｓａ）＊　（ａｂｔ　
＊　（ｓａ＋として３２ビットのレジスタ（１ム」に入
力されてセットされる。また信号線（りの入力信号群は
パリティジェネレータ（２）に入力されてパリティジェ
ネレーＶヨンされ、１本の出力信号線（４）および他の
マルチプレクチ（１りを通してパリティ情報がパリティ
ビットレジスタ（５）にセットされる。

次に１ビットだけ更新される場合の動作を説明する。１
本の更新信号入力線（７）は１ビットの更新情報をマル
チプレクー！）（１０）を通して５２ビットのレジスタ
（１人）の特定ビット（この場合はビット１１とする）
に入力し、レジスタ（１人）のビット１１の情報だけが
更新される。−万、最初にレジスタ（１人）にセットさ
れていた特定ビットの更新前情報が出力信号線（６Ｃ）
を通して他のイクスクルーシイブオア回路（１３）　Ｈ
入力され、また更新信号入力線（υの更新情報が他のイ
クスクルーシイブオア回路（１旬の他方に入力される。

そして他のイクスクルーシイブオア回路（１的の出力信
号（１４）およびパリティビットレジスタ（５）の出力
信号（１６）はイクスクルーシイブオア回路（１幻に入
力される。イクスクルーシイブオア回路（１２）の出力
信号（１５）は他のマルチプレクチ（１りを通してパリ
ティビットレジスタ（５）にセットされる。なお、前述
したビット１１とこのパリティビットの更新とは同時に
行なわれる。

次にイクスクルーシイプオア回路（１２）、（１りにつ
いてもう少し詳しく説明を加える。更新信号入力線（７
）と出力信号線（６ｃ］の情報が他のイクスクルーシイ
ブオア回路（１３）に入力されると、それに対する出力
は表１のようになる。つまシ更新前情報と更新情報が同
じ場合は他のイクスクルーシイブオア回路（１すの出力
は０であり、違う場合は１である。

表 のまま保たれる。また他のイクスクルーンイブオア回路
（１３）の出力情報が１、つまシレジスタ（１ムλの特
定ビットの情報が更新前と更新後で変化する場合は、パ
リティビットレジスタ（５）の情報状態Ｑｎ＋　ｓは、
ｌ；Ｌｎ＋ｔ　＝　Ｑｎとなシ、Ｑ、ｎをＱｎに変化さ
せる。

表　　２ 次にパリティビットレジスタ（５）の状態もＯか１の１
ビット情報であシ、他のイクスクルーンイプオア回路（
１３）の出力情報とパリティビットレジスタ（５）の出
力情報とがイクスクルーシイブオア回路（１２）に入力
されると、その入出力関係は表２に示すとおりになる。

つまシ、パリティビットレジスタ（５）の情報状態をＱ
ｎとすると、他のイクスクルーシイプオア回路（１３）
の出力情報が０、つまクレジスタ（１人）の特定ビット
の情報が更新前と更新後で変化しない場合は、パリティ
ビットレジスタ（５）の情報状態Ｑｎ＋　ｑは、Ｑｎ＋
＋　＝　ＱＨとなシ、そ以上のように第１図は特定ビッ
トが変化する場合にパリティジェネレーションされる回
路である。

なお、この発明に用いられた、イクスクルーシイブオア
回路によるパリティ生成回路は最初に正しいパリティビ
ットがパリティビットレジスタ（５）にセットされてい
ることを前提にしている。従って、この発明のパリティ
ジェネレーション回路が使われている装置の電源がＯＮ
された後最初にレジスタ（１幻およびパリティビットレ
ジスタ（５）に対して全ピットのセットが行われる必要
があるが、パワーオンリセットでレジスタのバリデーシ
ョン（パリティピットを正しセットする夕を行うのが普
通であるため特Ｃ二問題はない。

なお、上記実施例では５２ビットのレジスタについて説
明したが、一般に任意のピット数のレジスタに対してこ
の発明を適用できることは明らかである。

また、上記実施例においては、レジスタ全体がセットさ
れる場合の他に、ある１ビットだけが変更される場合に
ついて説明したが、ある場合にはピッ）ａのみが、又あ
る場合にはビットｂのみが、又ある場合にはピッ）Ｃの
みが、というように−時に変化するのが１ビットであれ
ば、それらが複数ビットある場合にもこの発明を容易に
適用できることは明らかである。

〔発明の効果〕

以上、詳述したように、この発明は、レジスタの特定ビ
ットとパリティピットの出力信号線から入力される２個
のイクスクルーンイプオア回路を設けたので、回路を安
価に構成でき、またそれにともないレジスタの出力信号
線の本数を大幅に減らすことができ、更も二回路段数の
減少によって転送速度の速いパリティジェネレーション
回路が得られるという効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図はデ
ィジタル回路の分野における一般的なパリティジェネレ
ーション回路を示すブロック図、第３図は第２図中の信
号線やレジスタを詳細Ｃ：示したパリティジェネレーシ
ョン回路のブロック図、第４図は従来のパリテイジエネ
レーＶヨン回路を示す回路図である。 図において、（１）・・レジスタ、（２）　　・パリテ
ィジェネレータ、（５）　　・パリティビットレジスタ
、（６０）　、　（ｌｊ）　、　（１５）　、　（１６
）　　・出力信号線、（１０）、（１１）　　・マルチ
プレフナ、（１２）　、　（１！ｌ）・・イクスクルー
シイプオア回路である。 なお、図中、同一符号は同一、又は相当部分を示す。 代 理 人 曽 我 道 照

Claims (1)

【特許請求の範囲】
1. （１）パリテイビットを有するレジスタと、その入力側
   に、入力信号全体に対するパリテイジエネレーシヨン機
   能を持つ手段と、前記レジスタの特定ビットへの入力お
   よび前記パリテイビットの入力を選択する手段とを備え
   、前記レジスタへのデータのセットがレジスタ全体に行
   なわれる場合と、その中の特定の１ビットについて行な
   われる場合とがあるものにおいて、前記レジスタの特定
   ビットとパリテイビットの出力信号線から入力される２
   個のイクスクルーシイブオア回路を設け、前記１ビット
   のみへのデータがセットされる場合には前記２個のイク
   スクルーシイブオア回路が前記レジスタのパリテイビッ
   トに新しいパリテイ情報をセットすることを特徴とする
   パリテイジエネレーシヨン回路。