JPH04245732A - パリティチェック検出回路 - Google Patents
パリティチェック検出回路Info
- Publication number
- JPH04245732A JPH04245732A JP3029386A JP2938691A JPH04245732A JP H04245732 A JPH04245732 A JP H04245732A JP 3029386 A JP3029386 A JP 3029386A JP 2938691 A JP2938691 A JP 2938691A JP H04245732 A JPH04245732 A JP H04245732A
- Authority
- JP
- Japan
- Prior art keywords
- parity check
- bits
- bit
- detection circuit
- input data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル情報伝送の
パリティチェック検出回路に利用する。特に、交換機へ
の応答用にあらかじめ定められたビット操作を行うデー
タのパリティチェック検出回路に関するものである。
パリティチェック検出回路に利用する。特に、交換機へ
の応答用にあらかじめ定められたビット操作を行うデー
タのパリティチェック検出回路に関するものである。
【０００２】
【従来の技術】図３は従来例のパリティチェック検出回
路のブロック構成図である。
路のブロック構成図である。
【０００３】従来、パリティチェック検出回路は、図３
に示すように入力データ１０１ よりＮ個の検出対象デ
ータビットを分離するＮビット分離器２１と、Ｎビット
分離器２１の出力ビットのパリティチェックを行いパリ
ティチェックビットを発生させるパリティチェックビッ
ト発生器２２と、パリティチェックビット発生器２２の
出力ビットであるパリティチェックビットを入力データ
１０１ に付加するパリティチェックビット付加器２３
とを有している。
に示すように入力データ１０１ よりＮ個の検出対象デ
ータビットを分離するＮビット分離器２１と、Ｎビット
分離器２１の出力ビットのパリティチェックを行いパリ
ティチェックビットを発生させるパリティチェックビッ
ト発生器２２と、パリティチェックビット発生器２２の
出力ビットであるパリティチェックビットを入力データ
１０１ に付加するパリティチェックビット付加器２３
とを有している。
【０００４】次に図３の動作について説明する。送信装
置においてＮ個のパリティチェック対象データビットに
対し、奇数または偶数パリティチェックを行いパリティ
チェックビットを付加する。この処理を行ったデータが
伝送路１００ を経て伝送された後にＮ個中所定のＭ個
（Ｎ＞ＭでＭ個のビットは全てＮ個中に含まれる。）の
ビットに対しビット操作が行われる。ただし、このとき
にパリティチェックビットは未補正のままパリティチェ
ック検出回路に入力される。
置においてＮ個のパリティチェック対象データビットに
対し、奇数または偶数パリティチェックを行いパリティ
チェックビットを付加する。この処理を行ったデータが
伝送路１００ を経て伝送された後にＮ個中所定のＭ個
（Ｎ＞ＭでＭ個のビットは全てＮ個中に含まれる。）の
ビットに対しビット操作が行われる。ただし、このとき
にパリティチェックビットは未補正のままパリティチェ
ック検出回路に入力される。
【０００５】パリティチェック検出回路では入力データ
１０１ 中のパリティチェックを行うＮ個のビットをＮ
ビット分離器２１で取出す。Ｎビット分離器２１で取出
されたＮ個のビットに対してパリティチェックビット発
生器２２で偶数または奇数のパリティチェックを行う。 また、パリティチェックビット発生器２２はパリティチ
ェックの結果によるパリティチェックビットを発生する
。パリティチェックビット付加器２３は、このパリティ
チェックビットを入力データ１０１ に付加し出力デー
タ１０２ として出力する。
１０１ 中のパリティチェックを行うＮ個のビットをＮ
ビット分離器２１で取出す。Ｎビット分離器２１で取出
されたＮ個のビットに対してパリティチェックビット発
生器２２で偶数または奇数のパリティチェックを行う。 また、パリティチェックビット発生器２２はパリティチ
ェックの結果によるパリティチェックビットを発生する
。パリティチェックビット付加器２３は、このパリティ
チェックビットを入力データ１０１ に付加し出力デー
タ１０２ として出力する。
【０００６】したがって、入力データ１０１ 中のパリ
ティチェックビットに上書きすることになる。
ティチェックビットに上書きすることになる。
【０００７】
【発明が解決しようとする課題】しかし、このような従
来例のパリティチェック検出回路では、あらかじめ定め
られたビット操作などのようにＮ個のパリティチェック
対象データビットのうち、どこのビットがどのように変
化するかがあらかじめ分かっている場合でもパリティチ
ェックビット発生器２２には全対象データビットを入力
しなくてはならないために、データが変化しないビット
に対してもパリティチェックの対象となりその分回路規
模も大きくなる問題点があった。
来例のパリティチェック検出回路では、あらかじめ定め
られたビット操作などのようにＮ個のパリティチェック
対象データビットのうち、どこのビットがどのように変
化するかがあらかじめ分かっている場合でもパリティチ
ェックビット発生器２２には全対象データビットを入力
しなくてはならないために、データが変化しないビット
に対してもパリティチェックの対象となりその分回路規
模も大きくなる問題点があった。
【０００８】本発明は上記の問題点を解決するもので、
ビット処理を簡略化し、回路規模を縮小できるパリティ
チェック検出回路を提供することを目的とする。
ビット処理を簡略化し、回路規模を縮小できるパリティ
チェック検出回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、パリティチェ
ックビットが付加された２以上の整数Ｎ個のビットの内
の所定のＭ個のビットに対してビット操作が行われたデ
ータを入力し、このパリティチェックを補正する手段を
備えたパリティチェック検出回路において、上記補正す
る手段は、上記入力されたデータから上記ビット操作が
行われたＭ個のビットを分離するＭビット分離器と、こ
のＭビット分離器の出力ビットに存在する「１」の数を
検出する検出器と、上記入力されたデータを入力しこの
検出器の検出個数に基づき上記パリティチェックビット
を補正するパリティチェックビット補正器とを含むこと
を特徴とする。
ックビットが付加された２以上の整数Ｎ個のビットの内
の所定のＭ個のビットに対してビット操作が行われたデ
ータを入力し、このパリティチェックを補正する手段を
備えたパリティチェック検出回路において、上記補正す
る手段は、上記入力されたデータから上記ビット操作が
行われたＭ個のビットを分離するＭビット分離器と、こ
のＭビット分離器の出力ビットに存在する「１」の数を
検出する検出器と、上記入力されたデータを入力しこの
検出器の検出個数に基づき上記パリティチェックビット
を補正するパリティチェックビット補正器とを含むこと
を特徴とする。
【００１０】また、本発明は、上記パリティチェックビ
ット補正器は上記所定のＭ個のビットに存在する「１」
の個数と上記検出個数とがともに偶数または奇数のとき
には上記パリティチェックビットの補正は行わず、上記
所定のＭ個のビットに存在する「１」の個数が偶数で上
記検出個数が奇数、または上記所定のＭ個のビットに存
在する「１」の個数が奇数で上記検出個数が偶数のとき
には上記パリティチェックビットの補正を行う手段を含
むことができる。
ット補正器は上記所定のＭ個のビットに存在する「１」
の個数と上記検出個数とがともに偶数または奇数のとき
には上記パリティチェックビットの補正は行わず、上記
所定のＭ個のビットに存在する「１」の個数が偶数で上
記検出個数が奇数、または上記所定のＭ個のビットに存
在する「１」の個数が奇数で上記検出個数が偶数のとき
には上記パリティチェックビットの補正を行う手段を含
むことができる。
【００１１】
【作用】補正する手段は、Ｍビット分離器で入力された
データからビット操作が行われたＭ個のビットを分離し
、検出器でＭビット分離器の出力ビットに存在する「１
」の数を検出し、入力されたデータを入力しパリティチ
ェックビット補正器で検出器の検出個数に基づきそのパ
リティチェックビットを補正する。
データからビット操作が行われたＭ個のビットを分離し
、検出器でＭビット分離器の出力ビットに存在する「１
」の数を検出し、入力されたデータを入力しパリティチ
ェックビット補正器で検出器の検出個数に基づきそのパ
リティチェックビットを補正する。
【００１２】また、パリティチェックビット補正器は所
定のＭ個のビットに存在する「１」の個数と検出個数と
がともに偶数または奇数のときにはパリティチェックビ
ットの補正は行わず、所定のＭ個のビットに存在する「
１」の個数が偶数で検出個数が奇数、または所定のＭ個
のビットに存在する「１」の個数が奇数で検出個数が偶
数のときにはパリティチェックビットの補正を行うこと
ができる。以上によりビット処理を簡略化し、回路規模
を縮小できる。
定のＭ個のビットに存在する「１」の個数と検出個数と
がともに偶数または奇数のときにはパリティチェックビ
ットの補正は行わず、所定のＭ個のビットに存在する「
１」の個数が偶数で検出個数が奇数、または所定のＭ個
のビットに存在する「１」の個数が奇数で検出個数が偶
数のときにはパリティチェックビットの補正を行うこと
ができる。以上によりビット処理を簡略化し、回路規模
を縮小できる。
【００１３】
【実施例】本発明の実施例について図面を参照して説明
する。図１は本発明一実施例パリティチェック検出回路
のブロック構成図である。図１において、パリティチェ
ック検出回路は、送信装置で２以上の整数Ｎ個のビット
に対してパリティチェックビットが付加されたデータが
伝送路１００ を介して伝送され、Ｎ個の内の所定のＭ
個のビットがあらかじめ定められたビット操作が行われ
た入力データ１０１ を入力し、このパリティチェック
を補正する手段を備える。
する。図１は本発明一実施例パリティチェック検出回路
のブロック構成図である。図１において、パリティチェ
ック検出回路は、送信装置で２以上の整数Ｎ個のビット
に対してパリティチェックビットが付加されたデータが
伝送路１００ を介して伝送され、Ｎ個の内の所定のＭ
個のビットがあらかじめ定められたビット操作が行われ
た入力データ１０１ を入力し、このパリティチェック
を補正する手段を備える。
【００１４】ここで本発明の特徴とするところは、上記
補正する手段は、入力データ１０１ からあらかじめ定
められたビット操作が行われたＭ個のビットを分離する
Ｍビット分離器１１と、Ｍビット分離器１１の出力ビッ
トに存在する「１」の数を検出する検出器１２と、入力
データ１０１ を入力し検出器１２の検出個数に基づき
そのパリティチェックビットを補正して出力データ１０
２ を出力するパリティチェックビット補正器１３とを
含むことにある。
補正する手段は、入力データ１０１ からあらかじめ定
められたビット操作が行われたＭ個のビットを分離する
Ｍビット分離器１１と、Ｍビット分離器１１の出力ビッ
トに存在する「１」の数を検出する検出器１２と、入力
データ１０１ を入力し検出器１２の検出個数に基づき
そのパリティチェックビットを補正して出力データ１０
２ を出力するパリティチェックビット補正器１３とを
含むことにある。
【００１５】また、本発明は、パリティチェックビット
補正器１３は所定のＭ個のビットに存在する「１」の個
数と検出個数とがともに偶数または奇数のときにはパリ
ティチェックビットの補正は行わず、所定のＭ個のビッ
トに存在する「１」の個数が偶数で検出個数が奇数、ま
たは所定のＭ個のビットに存在する「１」の個数が奇数
で検出個数が偶数のときにはパリティチェックビットの
補正を行う手段を含む。
補正器１３は所定のＭ個のビットに存在する「１」の個
数と検出個数とがともに偶数または奇数のときにはパリ
ティチェックビットの補正は行わず、所定のＭ個のビッ
トに存在する「１」の個数が偶数で検出個数が奇数、ま
たは所定のＭ個のビットに存在する「１」の個数が奇数
で検出個数が偶数のときにはパリティチェックビットの
補正を行う手段を含む。
【００１６】このような構成のパリティチェック検出回
路の動作について説明する。図２は本発明のパリティチ
ェック検出回路の入力データのフレームフォーマットで
ある。
路の動作について説明する。図２は本発明のパリティチ
ェック検出回路の入力データのフレームフォーマットで
ある。
【００１７】図１および図２において、送信装置はＮ個
のパリティチェック対象ビットに対し、奇数または偶数
パリティチェックを行いパリティチェックビットを付加
する。この処理を行ったデータが伝送路１００ を経由
した後にＮ個中所定のＭ個（Ｎ＞ＭでＭ個のビットはす
べてＮ個中に含まれる。）のビットに対しビット操作が
行われる。ただし、このときにパリティチェックビット
は未補正のままパリティチェック検出回路に入力される
。
のパリティチェック対象ビットに対し、奇数または偶数
パリティチェックを行いパリティチェックビットを付加
する。この処理を行ったデータが伝送路１００ を経由
した後にＮ個中所定のＭ個（Ｎ＞ＭでＭ個のビットはす
べてＮ個中に含まれる。）のビットに対しビット操作が
行われる。ただし、このときにパリティチェックビット
は未補正のままパリティチェック検出回路に入力される
。
【００１８】パリティチェック検出回路では、まずＭビ
ット分離器１１で入力データ１０１ 中のパリティチェ
ックを行うＮ個の対象データビットのうち変化するＭ個
のビットのみ分離する。検出器１２でＭビット分離器１
１のＭ個の出力ビットのうち「１」であるビットが何個
あるかを検出する。この検出結果を個数Ａとする。また
ビット操作を行う前の所定のＭ個のデータビット（変化
前のデータビットでビット内容があらかじめわかってい
る）の「１」の数を個数Ｂとする。この個数Ａと偶数Ｂ
とがともに奇数または偶数のときにはＮ個のパリティチ
ェック対象ビットのパリティチェックビットは変化しな
いので次のパリティチェックビット補正器１３ではパリ
ティチェックビットの補正は行わず入力データ１０１
をそのまま出力データ１０２ として出力する。
ット分離器１１で入力データ１０１ 中のパリティチェ
ックを行うＮ個の対象データビットのうち変化するＭ個
のビットのみ分離する。検出器１２でＭビット分離器１
１のＭ個の出力ビットのうち「１」であるビットが何個
あるかを検出する。この検出結果を個数Ａとする。また
ビット操作を行う前の所定のＭ個のデータビット（変化
前のデータビットでビット内容があらかじめわかってい
る）の「１」の数を個数Ｂとする。この個数Ａと偶数Ｂ
とがともに奇数または偶数のときにはＮ個のパリティチ
ェック対象ビットのパリティチェックビットは変化しな
いので次のパリティチェックビット補正器１３ではパリ
ティチェックビットの補正は行わず入力データ１０１
をそのまま出力データ１０２ として出力する。
【００１９】また、個数Ａが奇数で個数Ｂが偶数、また
は個数Ａが偶数で個数Ｂが奇数のときにはＮ個のパリテ
ィチェック対象ビットのパリティチェックビットは変化
することになるので、次のパリティチェックビット補正
器１３ではパリティチェックビットを補正すなわち反転
させて出力データ１０２ として出力する。
は個数Ａが偶数で個数Ｂが奇数のときにはＮ個のパリテ
ィチェック対象ビットのパリティチェックビットは変化
することになるので、次のパリティチェックビット補正
器１３ではパリティチェックビットを補正すなわち反転
させて出力データ１０２ として出力する。
【００２０】
【発明の効果】以上説明したように、本発明は、ビット
処理を簡略化し、回路規模を縮小できる優れた効果があ
る。
処理を簡略化し、回路規模を縮小できる優れた効果があ
る。
【図１】 本発明一実施例パリティチェック検出回路
のブロック構成図。
のブロック構成図。
【図２】 本発明の実施例パリティチェック検出回路
の入力データのフレームフォーマット。
の入力データのフレームフォーマット。
【図３】 従来例のパリティチェック検出回路のブロ
ック構成図。
ック構成図。
１１ Ｍビット分離器
１２ 検出器
１３ パリティチェックビット補正器２１
Ｎビット分離器 ２２ パリティチェックビット発生器２３
パリティチェックビット付加器１００ 伝送路 １０１ 入力データ １０２ 出力データ
Ｎビット分離器 ２２ パリティチェックビット発生器２３
パリティチェックビット付加器１００ 伝送路 １０１ 入力データ １０２ 出力データ
Claims (2)
- 【請求項１】 パリティチェックビットが付加された
２以上の整数Ｎ個のビットの内の所定のＭ個のビットに
対してビット操作が行われたデータを入力し、このパリ
ティチェックを補正する手段を備えたパリティチェック
検出回路において、上記補正する手段は、上記入力され
たデータから上記ビット操作が行われたＭ個のビットを
分離するＭビット分離器と、このＭビット分離器の出力
ビットに存在する「１」の数を検出する検出器と、上記
入力されたデータを入力しこの検出器の検出個数に基づ
き上記パリティチェックビットを補正するパリティチェ
ックビット補正器とを含むことを特徴とするパリティチ
ェック検出回路。 - 【請求項２】 上記パリティチェックビット補正器は
上記所定のＭ個のビットに存在する「１」の個数と上記
検出個数とがともに偶数または奇数のときには上記パリ
ティチェックビットの補正は行わず、上記所定のＭ個の
ビットに存在する「１」の個数が偶数で上記検出個数が
奇数、または上記所定のＭ個のビットに存在する「１」
の個数が奇数で上記検出個数が偶数のときには上記パリ
ティチェックビットの補正を行う手段を含む請求項１記
載のパリティチェック検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3029386A JP2780503B2 (ja) | 1991-01-30 | 1991-01-30 | パリティチェック検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3029386A JP2780503B2 (ja) | 1991-01-30 | 1991-01-30 | パリティチェック検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04245732A true JPH04245732A (ja) | 1992-09-02 |
| JP2780503B2 JP2780503B2 (ja) | 1998-07-30 |
Family
ID=12274700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3029386A Expired - Fee Related JP2780503B2 (ja) | 1991-01-30 | 1991-01-30 | パリティチェック検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2780503B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01149631A (ja) * | 1987-10-30 | 1989-06-12 | Internatl Business Mach Corp <Ibm> | フレームチエツクシーケンス更新方法 |
| JPH02192228A (ja) * | 1989-01-20 | 1990-07-30 | Mitsubishi Electric Corp | パリテイジエネレーション回路 |
-
1991
- 1991-01-30 JP JP3029386A patent/JP2780503B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01149631A (ja) * | 1987-10-30 | 1989-06-12 | Internatl Business Mach Corp <Ibm> | フレームチエツクシーケンス更新方法 |
| JPH02192228A (ja) * | 1989-01-20 | 1990-07-30 | Mitsubishi Electric Corp | パリテイジエネレーション回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2780503B2 (ja) | 1998-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |