JPS63206828A - 最大値ストレツチ回路 - Google Patents
最大値ストレツチ回路Info
- Publication number
- JPS63206828A JPS63206828A JP4096387A JP4096387A JPS63206828A JP S63206828 A JPS63206828 A JP S63206828A JP 4096387 A JP4096387 A JP 4096387A JP 4096387 A JP4096387 A JP 4096387A JP S63206828 A JPS63206828 A JP S63206828A
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- register
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野Ｊ
この発明はディジタル情報をクロックパルスを与えるご
とに入力して匙理を行うシステムにおけるピークホール
ド装置に関する。
とに入力して匙理を行うシステムにおけるピークホール
ド装置に関する。
〔従来の技術］
従来この種の回路として第４図に示すものがあった。第
４図はデータシフトレジスタのイ固欽（６）を４とした
時の最大値ストレッチ回路を示している。
４図はデータシフトレジスタのイ固欽（６）を４とした
時の最大値ストレッチ回路を示している。
図において、（１）＃−ｔクロックパルス、 （２）は
にビットのディジタル値データ、（３）はりａツクパル
スを与えるごとにディジタル値データ（２）を入カスる
入力レジスタ、（４）はその出力である入力レジスタ出
力レジスタ、（５）はクロックパルス（１）を与えるご
とにデータをシフトするデータシフトレジスタ、 （６
）はその出力であるデータシフトレジスタ出力データ、
（７）は各データシフトレジスタ出力データ（６）闇
の大小比較を行う比軟器、（８）Ｖｉ比軟器（７）の出
力を論理演算し、最大値をもつデータシフトレジスタを
決定するＡＮＤグー） 、 （９）はＡＥＤゲート（８
）により決められたレジスタのデータ（６）を出力する
ためのトライステートバッファ、 （ｉｏ）はその出力
である最大値ストレッチデータである。
にビットのディジタル値データ、（３）はりａツクパル
スを与えるごとにディジタル値データ（２）を入カスる
入力レジスタ、（４）はその出力である入力レジスタ出
力レジスタ、（５）はクロックパルス（１）を与えるご
とにデータをシフトするデータシフトレジスタ、 （６
）はその出力であるデータシフトレジスタ出力データ、
（７）は各データシフトレジスタ出力データ（６）闇
の大小比較を行う比軟器、（８）Ｖｉ比軟器（７）の出
力を論理演算し、最大値をもつデータシフトレジスタを
決定するＡＮＤグー） 、 （９）はＡＥＤゲート（８
）により決められたレジスタのデータ（６）を出力する
ためのトライステートバッファ、 （ｉｏ）はその出力
である最大値ストレッチデータである。
次に動作を第４図について説明する。
ｎ個（第４図ではｎ＝４）のデータｄａｔａｌ 〜ｄａ
ｔａｎＯ中で１番目のデータｄａｔａｉが最大値をもつ
かどうかは、残りのｎ −１個データｄａｔａ１〜１−
１ 、 ｄａｔａ ｉ＋ｌ−ｎとの聞で大小比較を行い
下記の条件を満足しているか判定すればよい。
ｔａｎＯ中で１番目のデータｄａｔａｉが最大値をもつ
かどうかは、残りのｎ −１個データｄａｔａ１〜１−
１ 、 ｄａｔａ ｉ＋ｌ−ｎとの聞で大小比較を行い
下記の条件を満足しているか判定すればよい。
ｄａｔａ ｉ ） ｄａｔａ ｌ ｄａｔａ ｉ
） ｄａｔａ ｉ＋１ｄａｔａ ｉ ） ｄａｔａ
２ ｄａｔａ ｉ ） ｄａｔａ ｉ＋２ｄａｔ
ａ ｉ ） ｄａｔａｉ−１ｄａｔａ ｉ ） ｄａｔ
ａｎ例えばデータシフトレジスタ（５）のうち２番目の
レジスタ（５２）に最大値が格納されているとする。
） ｄａｔａ ｉ＋１ｄａｔａ ｉ ） ｄａｔａ
２ ｄａｔａ ｉ ） ｄａｔａ ｉ＋２ｄａｔ
ａ ｉ ） ｄａｔａｉ−１ｄａｔａ ｉ ） ｄａｔ
ａｎ例えばデータシフトレジスタ（５）のうち２番目の
レジスタ（５２）に最大値が格納されているとする。
このレジスタに格納されているデータ（６２）が最大値
であるかどうかは決りのレジスタ（５１，５ｓ ｒ ５
４）に格納されているデータ（６ｔ ＋ ６２ ＋ ６
ｇ）との間で比較器（７ｌ（Ｉ ７ｚ−ｔ ＋ ７２−
２）により大小比較を行なえばよい。
であるかどうかは決りのレジスタ（５１，５ｓ ｒ ５
４）に格納されているデータ（６ｔ ＋ ６２ ＋ ６
ｇ）との間で比較器（７ｌ（Ｉ ７ｚ−ｔ ＋ ７２−
２）により大小比較を行なえばよい。
今２番目のレジスタが最大値をもつと仮定しているので
、比軟器７１−１の出力Ｉ／１Ａ）Ｂ 、比較器７２−
１＋７２−２の出力はともにＡ）Ｂとなる。その結果４
つのＡ１１Ｄゲート（８）のうち（８２）の出力のみが
有効となりトライステートバッファ（９２）が関く。よ
って最大値をもつデータシフトレジスタ（５２）のデー
タ（６ｚ）が最大値ストッチデータ（１０）に出力され
る。他のデータシフトレジスタ（５１＋ ５ｍ 、５４
）に最大値が格納されている場合の動作も同様である。
、比軟器７１−１の出力Ｉ／１Ａ）Ｂ 、比較器７２−
１＋７２−２の出力はともにＡ）Ｂとなる。その結果４
つのＡ１１Ｄゲート（８）のうち（８２）の出力のみが
有効となりトライステートバッファ（９２）が関く。よ
って最大値をもつデータシフトレジスタ（５２）のデー
タ（６ｚ）が最大値ストッチデータ（１０）に出力され
る。他のデータシフトレジスタ（５１＋ ５ｍ 、５４
）に最大値が格納されている場合の動作も同様である。
このように、最大値ストツチデータ（１０）はデータシ
フトレジスタ（５）の中で最大値をもつレジスタのデー
タ（６）が必ず出力される。
フトレジスタ（５）の中で最大値をもつレジスタのデー
タ（６）が必ず出力される。
また、入力されるにビットのディジタル値データ（２）
はデータシフトレジスタ（５）において４りａツク間保
持される。よって最大値が入力されると、最大値ストレ
ッチデータ（１０）には最大値を３クロンク分ストレッ
チ（最大値が４クロンク間連続する）したものが出力さ
れる。
はデータシフトレジスタ（５）において４りａツク間保
持される。よって最大値が入力されると、最大値ストレ
ッチデータ（１０）には最大値を３クロンク分ストレッ
チ（最大値が４クロンク間連続する）したものが出力さ
れる。
〔発明が解決しようとする問題点」
従来の最大値ストレッチ回路は以上のように構成され°
Ｃいるので、ストレッチ期ｆｉｌ ｆ ｎ −１クロン
ク（最大値ｆ、ｎりａツク分出力）とすると、最大値を
検出するための比較器の数がｎＣ２個必要であるという
欠点があった。
Ｃいるので、ストレッチ期ｆｉｌ ｆ ｎ −１クロン
ク（最大値ｆ、ｎりａツク分出力）とすると、最大値を
検出するための比較器の数がｎＣ２個必要であるという
欠点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ｎ−１個の比較器で構成でさ、安価で小型化
のｏＪ能な最大値ストレッチ回路を得ることを目的とす
る。
たもので、ｎ−１個の比較器で構成でさ、安価で小型化
のｏＪ能な最大値ストレッチ回路を得ることを目的とす
る。
ｃ問題点を解決するための手段Ｊ
この発明による最大値ストレッチ回路は、ｎ−１ビツト
のデータ有効ビットを設けることにより。
のデータ有効ビットを設けることにより。
ｎ個のデータシフトレジスタにおける最大値の検出をｎ
−１個の比較器で行うようにしたものである。
−１個の比較器で行うようにしたものである。
〔作用Ｊ
この発明における最大値ストレッチ回路は、新しく入力
されるディジタル値データと、ｎ個のブタシフトレジス
タの中の前段ｎ −１個のレジスタに格納されているデ
ータとの間で比較を行い、その比較結果をデータ有効ビ
ットとして記憶し、かつ論理演算を行うことによりｎ個
のデータの中での最大値を検出する。
されるディジタル値データと、ｎ個のブタシフトレジス
タの中の前段ｎ −１個のレジスタに格納されているデ
ータとの間で比較を行い、その比較結果をデータ有効ビ
ットとして記憶し、かつ論理演算を行うことによりｎ個
のデータの中での最大値を検出する。
１発り」の夾施例〕
以下、本発明の咲彪例を図について説明する。
第１図は本発明の一笑施例に、よる液大唾ストレンチ回
路を示したもので、第４図と同−符っけ同−又は相当部
分を示しＣいる。゛第１図＃−ｉ第４図同様、データシ
フトレジスタの個欽（、）を４とした時の最大値ストレ
ンチ回路を示している。
路を示したもので、第４図と同−符っけ同−又は相当部
分を示しＣいる。゛第１図＃−ｉ第４図同様、データシ
フトレジスタの個欽（、）を４とした時の最大値ストレ
ンチ回路を示している。
第１図において、（１）はクロックパフレスｓ （２）
ｒｉｋビットのディジタル１直データ、（３）はクロ
ックパルス（１）を与えるごとに゛ディジタル値データ
（２）を入カスる入力レジスタ、（４）はその出力であ
る人力レジスタ出力データ、（５）はクロックパルス（
すを与えるごトニ１”−’：ｉ’をシフトするデータシ
フトレジスタ、（６）はその出力であるデータシフトレ
ジスタ出、／１１７データ、（７）は入力レジスタ出力
データ（４）と４つのデータシフトレジスタの内の前段
の３つレジスタの出力（６ｔ〜６３）との大小比較を行
う比較器、（１１）はデータシフトレジスタに格納され
ているデータが有効かどうかを決めるためのＡＮＤゲー
ト、（１２）はｎｌピント（例ではｎ ＝ ４であるか
ら３ピツト）のデータ有効記憶レジスタで、比較器（７
１）とＡＮ Ｄ （ｌｉｓｔ １１４）の出力を記憶し
、データ有効信号（１３）を出力する。（８）はデータ
有効信り（１３）を論理演算し最大値をもつデータシフ
トレジスタを決定するＡＮＤゲー） 、（９）はＡＮＤ
ゲート（８）により決められたレジスタのデータ（６）
を出力するためのトライステートバッファ、 （１０
）はその出力でめる最大値ストレッチデータである。
ｒｉｋビットのディジタル１直データ、（３）はクロ
ックパルス（１）を与えるごとに゛ディジタル値データ
（２）を入カスる入力レジスタ、（４）はその出力であ
る人力レジスタ出力データ、（５）はクロックパルス（
すを与えるごトニ１”−’：ｉ’をシフトするデータシ
フトレジスタ、（６）はその出力であるデータシフトレ
ジスタ出、／１１７データ、（７）は入力レジスタ出力
データ（４）と４つのデータシフトレジスタの内の前段
の３つレジスタの出力（６ｔ〜６３）との大小比較を行
う比較器、（１１）はデータシフトレジスタに格納され
ているデータが有効かどうかを決めるためのＡＮＤゲー
ト、（１２）はｎｌピント（例ではｎ ＝ ４であるか
ら３ピツト）のデータ有効記憶レジスタで、比較器（７
１）とＡＮ Ｄ （ｌｉｓｔ １１４）の出力を記憶し
、データ有効信号（１３）を出力する。（８）はデータ
有効信り（１３）を論理演算し最大値をもつデータシフ
トレジスタを決定するＡＮＤゲー） 、（９）はＡＮＤ
ゲート（８）により決められたレジスタのデータ（６）
を出力するためのトライステートバッファ、 （１０
）はその出力でめる最大値ストレッチデータである。
次に動作について！８１図、第２図を適宜参照しながら
説明する。
説明する。
ｋビットのディジタル１直データ（２〕は、クロックパ
ルス（１）を与えるごとに、入力レジスタ（３〕に入力
され、順次データシフトレジスタ（５１〜５４）にシフ
トされて行く。ディジタル値データを０．０．０．０．
１、３．２．４．３．２．１．０．０．０． Ｏと入力
して行くと入力レジスタ（３Ｊ、データシフトレジスタ
（５１〜５４）の値（４）。
ルス（１）を与えるごとに、入力レジスタ（３〕に入力
され、順次データシフトレジスタ（５１〜５４）にシフ
トされて行く。ディジタル値データを０．０．０．０．
１、３．２．４．３．２．１．０．０．０． Ｏと入力
して行くと入力レジスタ（３Ｊ、データシフトレジスタ
（５１〜５４）の値（４）。
（６１〜６４）は第２図に示した値に変化する。時刻ｔ
。
。
において、入力レジスタに値１が格納されると、データ
シフトレジスタの値（６１〜６４）Ｉ／′ｉスべて０で
めるので、比較器（７ｔ〜７３）の出力は丁べてＡ）Ｂ
を示し、時刻ｔ１におけるデータ有効記憶レジスタ（１
２）の値（１３２〜１３４）はすべてデータ無効を示す
。
シフトレジスタの値（６１〜６４）Ｉ／′ｉスべて０で
めるので、比較器（７ｔ〜７３）の出力は丁べてＡ）Ｂ
を示し、時刻ｔ１におけるデータ有効記憶レジスタ（１
２）の値（１３２〜１３４）はすべてデータ無効を示す
。
より°ＣＡＮＤゲートＣｐｌ）が有効となりトライステ
ートバッファ（９１）が開いてデータシフトレジスタ（
５□）のデータ（６１）が最大値ストレッチデータ（１
０）に出力される。つまり、時刻ｔ１における最大＠は
１となる。また、時刻１．において、入力レジスタに値
３が格納されると、データシフトレジスタのデータ（６
１〜６３）より大きいので前回同様時刻ｔ２におけるデ
ータ有効記憶レジスタ（１２）の値（１３２〜１３４）
はすべてデータ無効を示し、データシフトレジスタ（５
１）のデータ３が最大値ストレッチデータ（１０）に出
力される。次に時刻ｔ２において入力レジスタ（３）に
値２が格納されると、データシフトレジスタ（５１）に
は値３か格納されているので、比軟器（７１）の出力は
Ａ）Ｂを示し、一時刻ｔ３において、データ有効記憶レ
ジスタ（Ｌ２）の出力のうち、データ有効信号（１３２
）のみが有効を示す。従ってＡＮＤゲート（８２）が有
効となりトライステートバッファ（９２）が開いてデー
タシフトレジスタ（５２）のデータ３が最 −大値スト
レッチデータ（１０）に出力される。以下時刻ｔ４以降
においても同じような動作が行なわれ、第２図に示した
ような最大値ストレッチデータ（１０）が得られる。
ートバッファ（９１）が開いてデータシフトレジスタ（
５□）のデータ（６１）が最大値ストレッチデータ（１
０）に出力される。つまり、時刻ｔ１における最大＠は
１となる。また、時刻１．において、入力レジスタに値
３が格納されると、データシフトレジスタのデータ（６
１〜６３）より大きいので前回同様時刻ｔ２におけるデ
ータ有効記憶レジスタ（１２）の値（１３２〜１３４）
はすべてデータ無効を示し、データシフトレジスタ（５
１）のデータ３が最大値ストレッチデータ（１０）に出
力される。次に時刻ｔ２において入力レジスタ（３）に
値２が格納されると、データシフトレジスタ（５１）に
は値３か格納されているので、比軟器（７１）の出力は
Ａ）Ｂを示し、一時刻ｔ３において、データ有効記憶レ
ジスタ（Ｌ２）の出力のうち、データ有効信号（１３２
）のみが有効を示す。従ってＡＮＤゲート（８２）が有
効となりトライステートバッファ（９２）が開いてデー
タシフトレジスタ（５２）のデータ３が最 −大値スト
レッチデータ（１０）に出力される。以下時刻ｔ４以降
においても同じような動作が行なわれ、第２図に示した
ような最大値ストレッチデータ（１０）が得られる。
この回路は、現在記憶しＣいるデータと次に入力される
データを比較し、新しく入力されるデータより小さな値
をもつデータは次のクロック以降最大値となることはあ
りえないという原理を用いたものである。
データを比較し、新しく入力されるデータより小さな値
をもつデータは次のクロック以降最大値となることはあ
りえないという原理を用いたものである。
なお、上記実施例では最大値を出力するための素子とし
てトライステートバッファを用いて回路を構成したが他
の実施例として第３図に示すように、トライステートバ
ッファのかわりににビットｎラインｔｏ ｌラインデー
タセレクタを用いても上記実施例と同様の効果を奏する
。第３図において（υ〜（８）、（ｌＯ）〜（１３）は
第１図に示した前記実施例と同一部分である。
てトライステートバッファを用いて回路を構成したが他
の実施例として第３図に示すように、トライステートバ
ッファのかわりににビットｎラインｔｏ ｌラインデー
タセレクタを用いても上記実施例と同様の効果を奏する
。第３図において（υ〜（８）、（ｌＯ）〜（１３）は
第１図に示した前記実施例と同一部分である。
上＆！、実施例では、ｋビットのディジタル値と回路と
の同期とる目的で人力レジスタを特に設けたが、もとも
と同期がとれているなら必要ではなく、また、レジスタ
としてすべてＤフリップフロップを用いて回路を構成し
たが同期式記憶素子であれば何であってもよく、上記実
施例と同様の効果を委する。
の同期とる目的で人力レジスタを特に設けたが、もとも
と同期がとれているなら必要ではなく、また、レジスタ
としてすべてＤフリップフロップを用いて回路を構成し
たが同期式記憶素子であれば何であってもよく、上記実
施例と同様の効果を委する。
〔発明の効果］
以上のように、この発明によれば最大値ストレンチ回路
を新しく入力されるデータと現在データシフトレジスタ
に記憶し°〔いる前段のｎ −１個のデータとの間で大
小比較を行い、そのｎｌピントの出力を次段のデータに
対するデータ有意性の有無を示す情報としてデータ有効
記憶レジスタに記憶し、その出力の論理演算を行うこと
により最大値の検出を行うように構成したので、必要な
比較器の測成はｎ −１個となり、回路が安価にでさ、
また、小型化が実現するという効果がある。
を新しく入力されるデータと現在データシフトレジスタ
に記憶し°〔いる前段のｎ −１個のデータとの間で大
小比較を行い、そのｎｌピントの出力を次段のデータに
対するデータ有意性の有無を示す情報としてデータ有効
記憶レジスタに記憶し、その出力の論理演算を行うこと
により最大値の検出を行うように構成したので、必要な
比較器の測成はｎ −１個となり、回路が安価にでさ、
また、小型化が実現するという効果がある。
第１図Ｉ／′ｉ、この発明の一実施例による最大値スト
レンチ回路を示す回路図で、最大値のストレッチ間隔を
３クロック分（つまりｎ＝４）としている。第２図Ｆｉ
第１図の動作を説、明するためのデータ図、第３図は本
発明におけるもう一つの実施例の回路図、ｖｊ４図は従
来の最大値ストレンチ回路を示す回路図であり第１図・
第３図同様ｎ ＝ ４としている。 図において、（１）はりＯツクパルス、（２）ｔ−ｔｌ
ａｌ路に入力されるにビットのディジタル値データ、（
３）は入力レジスタ、（４）は入力レジスタ出力データ
、（５）はデータシフトレジスタ、（６）ｒｉデータシ
フトレジスタ出力データ、（７）は比較器、（８）はＡ
ＮＤゲート、（９）はトライステートバッファ、 （
１０）は最大値ストレッチデータ、（１１）はＡＮＤゲ
ート、（１２）はデータ有効記憶レジスフ、（１３）は
データ有効信号である。 なお、図中、同一符号は同一、又は相当部分を示す。
レンチ回路を示す回路図で、最大値のストレッチ間隔を
３クロック分（つまりｎ＝４）としている。第２図Ｆｉ
第１図の動作を説、明するためのデータ図、第３図は本
発明におけるもう一つの実施例の回路図、ｖｊ４図は従
来の最大値ストレンチ回路を示す回路図であり第１図・
第３図同様ｎ ＝ ４としている。 図において、（１）はりＯツクパルス、（２）ｔ−ｔｌ
ａｌ路に入力されるにビットのディジタル値データ、（
３）は入力レジスタ、（４）は入力レジスタ出力データ
、（５）はデータシフトレジスタ、（６）ｒｉデータシ
フトレジスタ出力データ、（７）は比較器、（８）はＡ
ＮＤゲート、（９）はトライステートバッファ、 （
１０）は最大値ストレッチデータ、（１１）はＡＮＤゲ
ート、（１２）はデータ有効記憶レジスフ、（１３）は
データ有効信号である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- クロックパルスを与えるごとにｋビットのディジタル値
データを入力する入力レジスタと、同じくクロックパル
スを与えるごとに入力レジスタからデータを入力しシフ
トを行うｎ個のデータシフトレジスタと、入力レジスタ
のデータとｎ個のデータシフトレジスタの中で最も古い
データをもつレジスタをのぞくｎ−１個のレジスタのデ
ータとの大小比較を行うｎ−１個の比較器と、比較器と
後述するデータ有効記憶レジスタの出力との間で論理演
算を行い、上記ｎ−１個のデータシフトレジスタに格納
されているデータの有意性を判定する論理演算回路と、
論理演算の結果を入力しｎ個のデータシフトレジスタの
中で最も新しく入力されたものを除くｎ−１個のデータ
の有意性を記憶するｎ−１ビットのデータ有効記憶レジ
スタと、データ有効記憶レジスタから出力される信号に
よりｎ個のデータシフトレジスタの中で最大値をもつレ
ジスタを決定をする論理演算回路と、その結果によりゲ
ートを開き最大値を出力するトライステートバッファと
を備えた最大値ストレッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4096387A JPS63206828A (ja) | 1987-02-23 | 1987-02-23 | 最大値ストレツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4096387A JPS63206828A (ja) | 1987-02-23 | 1987-02-23 | 最大値ストレツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63206828A true JPS63206828A (ja) | 1988-08-26 |
| JPH0544685B2 JPH0544685B2 (ja) | 1993-07-07 |
Family
ID=12595137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4096387A Granted JPS63206828A (ja) | 1987-02-23 | 1987-02-23 | 最大値ストレツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63206828A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02301878A (ja) * | 1989-05-16 | 1990-12-13 | Japan Radio Co Ltd | 図形画像処理の３角形頂点ソート方法及びディジタル微分解析器 |
| JP2020017281A (ja) * | 2015-05-21 | 2020-01-30 | グーグル エルエルシー | ニューラルネットワークプロセッサにおけるベクトル計算ユニット |
-
1987
- 1987-02-23 JP JP4096387A patent/JPS63206828A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02301878A (ja) * | 1989-05-16 | 1990-12-13 | Japan Radio Co Ltd | 図形画像処理の３角形頂点ソート方法及びディジタル微分解析器 |
| JP2020017281A (ja) * | 2015-05-21 | 2020-01-30 | グーグル エルエルシー | ニューラルネットワークプロセッサにおけるベクトル計算ユニット |
| JP2022000782A (ja) * | 2015-05-21 | 2022-01-04 | グーグル エルエルシーGoogle LLC | ニューラルネットワークプロセッサにおけるベクトル計算ユニット |
| US11620508B2 (en) | 2015-05-21 | 2023-04-04 | Google Llc | Vector computation unit in a neural network processor |
| US12014272B2 (en) | 2015-05-21 | 2024-06-18 | Google Llc | Vector computation unit in a neural network processor |
| US12277499B2 (en) | 2015-05-21 | 2025-04-15 | Google Llc | Vector computation unit in a neural network processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0544685B2 (ja) | 1993-07-07 |
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