JPH02192315A - パルス発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、パルス間隔及びパルス幅をプログラムに従
ってパルス毎に変えたパルス列を発生するパルス発生装
置に関するものである。

〔従来の技術〕

第５図は従来のパルス発生装置を示すブロック図で、図
において、１は演算制御回路、２は基準クロック発生回
路、２ａは基準クロック、３はデータライン上の信号で
、パルス間隔あるいはパルス幅を示すデータ、４はパル
ス間隔ストローブ、５はパルス幅ストローブ、６はパル
ス前縁間の間隔情報が記憶される間隔レジスタ、７はパ
ルス幅情報が記憶される幅レジスタ、８．９はそれぞれ
ダウンカウンタで、クロックが入力する毎にカウンタの
値が１ずつ小さくなる。１０は出力パルスを発生する出
力フリップフロップ（以下Ｆ／Ｆと略記する）である。

１１は出力パルスの作成完了を示す完了フリップフロッ
プ、また１２はリセット指令、１３は出力パルスを表わ
す。

次に動作について説明する。演算制御回路１はパルス間
隔情報をデータライン３にのせ、パルス間隔ストローブ
４を出して、間隔レジスタ６ヘパルス間隔を設定する。

同様に、演算制御回路１はパルス幅を幅レジスタ７へ設
定する。一方ダウンカウンタ８は基準クロック２ａの入
力毎にダウンカウントし、その内容（計数値）がＯにな
った時、該カウンタ８のｃｏ端子がｒＨＪレベルになる
。

そして次の基準クロック２ａの入力で間隔レジスタ６の
内容であるパルス間隔がダウンカウンタ８にロードされ
る。

また同時に出力フリップフロップ１０のＪ端子にダウン
カウンタ８のＣＯ端子が接続されているので、該ＣＯ端
子がｒＨＪとなることにより、出力フリップフロップ１
０のＱ端子が「Ｈ」レベルになり、出力信号１３がｒＨ
Ｊレベルとなる。するとダウンカウンタ９のＥ端子（イ
ネーブル端子）が「＝１」になるので、ダウンカウンタ
９が以前にロードされていた値から基準クロック２ａの
到来毎にダウンカウントする。そしてダウンカウンタ９
の内容がＯになると、該ダウンカウンタ９のＣＯ端子は
ｒＨＪレベルになる。この信号は出力Ｆ／ＦＩＯのに端
子及び完了Ｆ／Ｆ　１１のＪ端子に接続されているので
、次の基準クロック２ａが到来すると、出力信号１３は
ｒＨＪからｒＬＪレベルに、完了Ｆ／ＦｉｌのＱ端子は
ｒＬＪからｒＨＪレベルになる。そしてダウンカウンタ
９の端子ＥはｒＬＪレベルになり、そのダウンカウント
作動を停止する。

演算制御回路１は完了Ｆ／ＦｉｌのＱ端子が「Ｈ」レベ
ルになったことを検知し、出力パルス１３が発生したこ
とを知る。この時、演算制御回路１において次に発生す
るパルス間隔とパルス幅とを変化させたい時、データラ
イン３にそれらの値をのせ、パルス間隔ストローブ４、
またパルス幅ストローブ５を送出し、間隔レジスタ６に
パルス間隔を、幅レジスタ７にパルス幅を設定する。

その後、演算制御回路１はリセット指令１２を出し、完
了Ｆ／ＦｉｌのＱ端子をｒＬＪレベルにする。このよう
な動作の間もダウンカウンタ８は作動を続けており、そ
の値がＯとなった時、ダウンカウンタ８のＣＯ端子がｒ
ＨＪレベルとなり、これがダウンカウンタ８，９の端子
りへ供給され、ダウンカウンタ８には間隔レジスタ６の
内容が、ダウンカウンタ９には幅レジスタ７の内容が設
定される。

以上のようにして、間隔レジスタ６の値がパルス間隔、
幅レジスタ７の内容がパルス幅となるパルス列が得られ
る。そして演算制御回路１から１パルス発生する毎に間
隔レジスタ６、幅レジスタ７に値を設定すれば、パルス
毎にその値が異なるパルス列となる。

〔発明が解決しようとする課題〕

従来のパルス発生装置は以上のように構成されているの
で、パルス間隔が長く、パルス幅も大きなパルス列を発
生する場合、間隔レジスタ６、幅レジスタ７及びダウン
カウンタ８．９の回路規模が大きくなるという問題点が
あった。

この発明は上記のような従来のものの問題点を解消する
ためになされたもので、回路規模を大きくすることなく
、パルス間隔、あるいはパルス幅の大きなパルス列を発
生できるパルス発生装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るパルス発生装置は、パルスの立上り、立
下りの変化時刻をカウント値とレジスタ設定値との比較
により得るようにし、この信号を出力パルスを発生する
フリップフロップのＯＮ。

ＯＦＦ制御に使用するとともに、フリップフロップのＯ
Ｎ、ＯＦＦを演算制御回路で監視し、この変化を確認後
、次の変化時刻をレジスタへ設定するようにし、さらに
、出力パルスを発生する出力フリップフロップのＯＮ、
ＯＦＦ制御をそれぞれ有効にする制御フリップフロップ
を設けるようにしたものである。

〔作用〕

この発明においては、上述のように構成したので、カウ
ンタのビット数を短かくでき、またカウンタとレジスタ
の値が一致するのはカウンタ１周期につき１回であるが
、パルスの変化時刻間隔が長い場合は、この比較結果が
常に出力フリップフロップのＯＮ、ＯＦＦを有効としな
いように、演算制御回路がカウンタのサイクル数を計数
し、その後制御フリップフロップをＯＮにすることによ
り、ビット数の少ないカウンタで長周期、あるいは長い
パルス幅のパルスを発生できる。

〔実施例〕

以下、この発明の実施例を図について説明する。

第１図は本発明の一実施例によるパルス発生装置を示し
、図において、第５図と同一符号は同一のものを示す。

１５はレジスタで、演算制御回路１からのデータを一時
記憶する。１６はカウンタで、基準クロック発生回路２
から基準クロック２ａが入力する毎に「１」づつカウン
トアンプ作動をし、出力端子Ｑの値が全て「１」になっ
ている間、ＣＯ端子がｒＨＪになり、これを演算制御回
路１に送る。１７は比較回路で、レジスタ１５の出力を
端子Ａに、カウンタ１６の出力を端子Ｂに入力し、Ａ＝
Ｈの時、ＥＱ端子がｒＨＪとなる。１８は制御フリップ
フロップで、演算制御回路１からの情報でセット又はリ
セットされる。なお、ｎ個の出力パルス（１３−１）〜
（１３−ｎ）を得る場合はフリップフロップ１８は２ｎ
個の制御フリップフロップ（１８−１）〜（１Ｂ−２ｎ
）で構成する。また、１９は論理積回路で、比較回路の
ＥＱ出力と各制御フリップフロップ（１８−１）〜（１
Ｂ−２ｎ）のＱ出力との論理積演算を行う。なお、制御
フリップフロップ１８を２ｎ個で構成する場合は、この
論理積回路１９も（１９−１）〜（１９−２ｎ）の２ｎ
個とする。

２０は基準クロック発生回路で、常に一定間隔でクロッ
ク２ａをカウンタ１６と出力フリップフロップ１０へ供
給し、また演算制御回路１の指令、即ちデータ有効スト
ローブ２１を基準クロック２ａと時間的に同期をとり、
制御フリップフロップ１８への書込みパルス２２を作成
する。

次に動作について説明する。まず出力パルス（１３−１
）を作成する場合を考える。ここで、レジスタ１５とカ
ウンタ１６のビット数は同一とする。動作のタイミング
チャートを第２図に示す。

演算制御回路１から制御フリップフロップ１８へのデー
タが有効であることを示すデータ有効ストローブ２１を
基準クロック発生回路２０が受取ると、基準クロック２
ａと同期をとった書込指令２２を制御フリップフロップ
１８に出力する。第２図の例では最初に制御フリップフ
ロップ（１８−１）がセットされる。

一方、カウンタ１６は基準クロック２ａで作動をしてお
り、レジスタ１５にも演算制御回路１からのパルス立上
り時刻情報ＴＯＡ１が基準クロック２ａに同期して書込
まれる。レジスタ１５のＱ端子出力とカウンタ１６のＱ
端子出力とが比較回路１７で比較され、両者が等しくな
った時、該比較回路１７のＥＱ端子がｒＨＪになる。演
算制御回路１により制御フリップフロップ（１Ｂ−１）
が「１」にセットされているので、論理積回路（１９−
１）が作動し、出力フリップフロップ（１０−１）のＪ
端子がｒＨＪとなる。その結果、出力フリップフロップ
（１０−１）が「１」にセットされ、出力パルス（１３
−１）がｒＨＪとして出力される。この出力パルス（１
３−１）をｒＨＪから「Ｌ」に落とすには制御フリップ
フロップ（１Ｂ−１）を「１」にセットした場合と同様
にして制御フリップフロップ（１８−２）を「１」にセ
ットする。

またレジスタ１５には出力パルス（１３−１）のｒＨＪ
を確認した後、演算制御回路１からパルス立下り時刻情
報ＴＯＡ２を書込む。カウンタ１６の値がＴＯＡ２にな
った時、比較回路１７のＥＱ端子がｒＨＪになる。この
時、制御フリップフロップ＜１８−２）が「１」にセッ
トされているので、論理積回路（１９−２）の出力はｒ
ＨＪになる。即ち、出力フリップフロップ（１０−１）
のに端子が「Ｈ」になる、そうすると、出力フリップフ
ロップ（１０−１）のＱ端子はｒＬＪになり、出力パル
ス（１３−１）はｒＨＪからｒＬＪとなる。出力パルス
（１３−１）のパルス幅ＰＷ（「Ｈ」の期間）は以下の
ようになる。

ＴＯＡ２　＞　ＴＯＡＩの時　四−ＴＯＡ２−　ＴＯＡ
ＩＴＯ＾２≦ＴＯＡＩの時　四−ＴＯＡ２＋ｃＴＲ、、
、＋１−Ｔｏ＾１なお、上式ではＴＯＡＩ、ＴＯＡ２は
絶対的な時刻を表す、またＣＴＲ，、、はカウンタ１６
の取り得る最大値であり、カウンタ１６が４ビツトから
構成されていれば「１５」であり、８ビツト構成であれ
ばｒ２５５Ｊである。上式ではＰＷの最大はカウンタ１
６のビット数で決まる値く８ビ、トであれば２５６）で
あるが、さらにＰＷＯ値を大きくしたい場合は、演算制
御回路１によりカウンタ１６のＣＯ端子（ＣＴＲ，□に
なるとｒＨＪになる）がｒＨＪになる回数を数え、その
後制御フリップフロップ（１８−２）を「１」にセット
すればよい。但し、あらかじめＴＯＡ２＞ＴＯＡＩのＴ
ＯＡ２をレジスタ１５に設定しておく必要がある。この
場合のＰＷは以下のようになる。

ＰＷ＝ｎ　Ｘ（ＣＴＲ，、−＋１）＋ＴＯＡ２−ＴＯＡ
Ｉ但し、ｎは出力パルス１３がｒＨＪになった後、カウ
ンタ１６のＣＯ端子がｒＨＪになった回数である。

次に再び出力パルス（１３−１）をｒＨＪにするには、
演算制御回路１でパルス幅ＰＷの計算と同様にパルス間
隔を計算し、レジスタ１５への設定及び制御フリップフ
ロップ（１Ｂ−１）の「１」設定を行う。以下、同様の
手順で連続したパルスを発生する。出力パルス（１３−
２）の発生も出力パルス（１３−１）と全く同様である
。出力パルス（１３−１，１３−２，１３−３，・・・
）を複数個発生する場合は、それぞれの出力パルスの立
上り時刻及び立下り時刻を時系列的に順次、演算制御回
路１からレジスタ１５に設定する。その際、時刻を設定
後、目的の出力パルス１３の作動を確認し、その後火の
時刻を設定する。

このように、本実施例によれば、カウンタ等のビット長
を短くできるばかりでな（、従来２個を要したカウンタ
を１個にでき、また複数のパルスを発生する場合にはパ
ルス数の増加に伴って回路規模が増大していたものが回
路の主要部分を共用することで回路規模の増大を最小限
に止めることができ、少ないビット数で長周期９幅広の
パルスを発生できる効果がある。

なお、上記実施例では１つの出力フリップフロップ１０
につき２つの制御フリップフロップ１８及び２つの論理
積回路１９を設けたものを示したが、第３図に示すよう
に１つの出力パルスを得るために、１つの制御フリップ
フロップ及び１つの論理積回路を設けてもよい。

第３図はこのように構成することにより回路の一層の小
型化を図った本発明の他の実施例を示し、図において、
２５は０Ｎ１０ＦＦ制御フリツプフロツプ、２６は０Ｎ
１０ＦＦ論理積回路で、この出力を出力フリップフロッ
プ１０のＪ端子とに端子の両方に接続する。このような
構成において、０Ｎ１０ＦＦ制御フリツプフロツプ（２
５−１）を「１」に設定し、比較回路１７のＥＱ端子が
「Ｈ」になると、０Ｎ１０ＦＦ論理積回路の出力はｒＨ
Ｊとなる。出力フリップフロップ（１０−１）は、もし
これ以前、Ｑ端子がｒＬＪであれば、この時に「Ｈ」に
変化し、もしこれ以前、Ｑ端子がｒＨＪであれば、この
時にｒＬＪに変化する。これを利用して出力パルス（１
３−１）の発生を演算制御回路１が制御できることにな
る。

また、上記実施例では出力パルスの立上り、立下り時刻
を作成するために、レジスタ１５．カウンタ１６及び比
較回路１７を設けたものを示したが、第４図に示すよう
に、レジスタ１５の出力をカウンタ１６に接続し、カウ
ンタ１６のＣＯ端子を自分のＬ端子に接続するとともに
論理積回路１９へ接続してもよく、上記実施例と同様の
効果を奏する。

第４図はこのように構成することによりＤフリップフロ
ップを用いることができる本発明の更に他の実施例を示
し、図において、レジスタ１５の値はカウンタ１６の全
ビットが「１」、即ちそのｃｏ端子がｒＨＪになった時
（ダウンカウント時には全ビットとも「０」、即ちその
ＣＯ端子が「Ｌ」になった時）、次の基本タイミング２
ａでカウンタ１６ヘロードされる。そして、カウンタ１
６は作動を続けるが、その間、演算制御回路１からレジ
スタ１５へある値を設定すると、次にカウンタ１６のＣ
Ｏ端子がｒＨＪになった時、上記実施例と同様に、レジ
スタ１５の値がカウンタ１６に設定される。このように
してカウンタ１６のＣＯ端子の出力信号の間隔は演算制
御回路１から設定するレジスタ１５の値によって制御で
きる。よってこのＣＯ端子の出力は第１図の比較回路１
７のＥＱ端子の代わりに用いることができる。

更に、上記各実施例ではアップカウンタを用いたが、ダ
ウンカウンタを用いてもよいことは言うまでもない。

〔発明の効果〕

以上のように、この発明に係るパルス発生装置によれば
、パルスを発生するためにパルスの立上り、立下り時刻
を演算制御回路で計算し、この時刻でパルス発生を制御
するとともに、パルスの立上り、立下りを有効にするか
どうかを決めるフリップフロップを設け、この設定の制
御を演算制御回路から行うようにしたので、カウンタの
少ないビットで、長周期かつ幅広のパルスの発生が可能
となる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるパルス発生装置を示
すブロック図、第２図は第１図に示す装置の作動状況を
示すタイミングチャート図、第３図及び第４図はこの発
明の他の実施例を示す図で、第１図と同一のものは省略
したブロック図、第５図は従来のパルス発生装置を示す
ブロック図である。 図において、１は演算制御回路、１５はレジスタ、１６
はカウンタ、１７は比較回路、１８は制御フリップフロ
ップ、１９は論理積回路、２０は基準クロック発生回路
、１０は出力フリップフロップ、２５は０Ｎ１０ＦＦ制
御フリツプフロツプ、２６は０Ｎ１０ＦＦ論理積回路で
ある。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）パルス発生装置において、 パルス間隔、パルス幅の時間基準となる基準クロックを
   発生する回路と、 この基準クロックによって常に作動するカウンタと、 発生すべき所要のパルス間隔、パルス幅を持ったパルス
   の立上り、立下り時刻を算出する演算制御回路と、 該演算制御回路によって設定されるパルス立上り、立下
   り時刻を記憶するレジスタと、 パルスの立上り及び立下りを有効とする制御フリップフ
   ロップと、 上記レジスタの内容と上記カウンタ値とが一致したとき
   または上記カウンタ値が所定の値になったときに発生す
   る一致信号と上記制御フリップフロップの出力との論理
   積に応じて所要の出力パルスを発生する出力フリップフ
   ロップとを備えたことを特徴とするパルス発生装置。