JPH02193392A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体記憶装置に関しζ メモリセル面積が小さく、かつデータの保持電流も小さ
く、さらに読出し速度が速い半導体記憶装置を提供する
ことを目的とし、 ＰＮＰトランジスタのベース、コレクタをそれぞれＮＰ
Ｎ　トランジスタのコレクタ、ベースに接続して記憶保
持用のＰＮＰＮ素子を形成し、該ＰＮＰＮ素子に検出用
のＭＯＳトランジスタのチャネル通路に連なる一方の電
極を接続し、さらに、前記ＰＮＰ　トランジスタまたは
ＮＰＮトランジスタのエミッタに記憶保持電流を制御す
る電流制御素子を接続し、該電流制御素子の他端を第１
の電源に、前記ＮＰＮ　トランジスタまたはＰＮＰトラ
ンジスタのエミッタを第２の電源に接続し、前記ＭＯＳ
トランジスタのゲートをワード線に、チャネル通路に連
なる他方の電極をビット線に接続してメモリセルを構成
し、該メモリセルをデータの記憶保持に用いるように構
成する。

（産業上の利用分野〕 本発明は、半導体記憶装置に係り、詳しくは、いわゆる
スタティックメモリと称される半導体記憶装置に関する
。

スタティックＲＡＭ　（以下、ＳＲＡＭと略す）は、双
安定動作をするフリップフロップからなる記憶セルを用
いており、電源が供給されているかぎりは記憶情報を保
持し続けるので、ダイナミックＲＡＭで必要とするよう
なリフレッシュコントロールは一切不要である。この点
でＳＲＡＭは使いやすいデバイスであり、この範晴に属
するものにはＭＯＳトランジスタを用いたＭＯ３型ＳＲ
ＡＭと、バイポーラトランジスタを用いたバイポーラ型
ＳＲＡＭ、それにＧａＡｓ材料を用いたＧａＡｓＳＲＡ
Ｍがある。マイクロコンピュータ用メモリとして用いら
れるのは、前者のＭＯ３型ＳＲＡＭであり、後者のバイ
ポーラ型ＳＲＡＭに属するＥＣＬメモリ、それにＧａＡ
ｓＳＲＡＭは、１０ナノ秒程度またはそれ以下の超高速
分野への応用をめざして開発され、または研究開発が進
められているメモリであり、メインフレームコンピュー
タやスーパーコンピュータのメモリとしての応用が主で
ある。

〔従来の技術〕

従来のＳＲＡＭのメモリセルとしては、例えば第７図（
ａ）（ｂ）に示すようなフリップフロップを用いたもの
が多く使用されている。第７図（ａ）に示すものはバイ
ポーラＳＲＡＭのメモリセルであり、いわゆるクロスカ
ップル形ＰｎＰｎメモリセルと称され、少なくとも２個
のインバータトランジスタＱ、　、Ｑ、とともに、その
負荷素子としてのトランジスタＱ３、Ｑ、および検出用
素子としてのトランジスタＱ、　、Ｑ、により構成され
る。図中、ｗ”　、ｗ−はワード線、Ｂ、Ｂはビット線
を示し、ワード線ｗ”　、ｗ−の電位によってメモリセ
ルの選択、非選択が行われ、フリップフロップの記憶容
量はトランジスタＱ５、Ｑｈを介してビット線Ｂ、Ｂか
ら取り出され、また同様に書き込みが行われる。

一方、第７図（ｂ）に示すのもはいわゆる抵抗負荷形の
メモリセルであり、フリップフロップを構成するｎＭＯ
ＳトランジスタＱ？　、Ｑ８　、抵抗Ｒ＋、Ｒｚおよび
転送ＭＯＳトランジスタＱ１、Ｑ、。により構成される
。ワード線Ｗが選択されると、転送ＭＯＳトランジスタ
Ｑ７、Ｑ１０がオンとなってフリップフロップの記憶内
容はビット線８１Ｂから取り出され、また同様に書き込
みも行われる。

〔発明が解決しようとする課題〕

しかしながら、このような従来の半導体記憶装置におけ
るメモリセルは、単位セル当りに要する素子数として少
なくともトランジスタが４個、負荷素子が２個で合計６
個の素子が必要であることから、集積度を上げるとメモ
リセル面積の全体が大きくなり、チップ面積の増大を招
いていた。

これに対処するため、従来は製造プロセスの微細化を行
うことによりチップ面積の縮小を図っており、歩留り低
下という問題点があった。

一方、上記のようなフリップフロップを使わないメモリ
セルも考えられており、例えばそのようなものとして第
８図に示すものが提案されている（ＩＥＤＭ８８参照）
。このメモリセルは第８図（ａ）に示すように転送ＭＯ
ＳトランジスタＱ１゜１とＮＰＮトランジスタＱ、、、
によって構成され、ＮＰＮ　トランジスタＱ、、、にお
けるベース電流とベース・エミッタ間電圧との関係は同
図（ｂ）のように示される。すなわち、アバランシェ降
服によって発生した過剰正孔が通常動作のベース電流を
補償してベース電流０のとき、■と◎という２つの双安
定状態を作り出し、これらを記憶内容の“０”と“１”
にそれぞれ対応させている。

しかしながら、このようなメモリセルは構造が簡単であ
るという利点はあるものの、“１”状態の保持電流を小
さくできず、また読出し電流もベース電流であることか
ら、高速動作が難しいという問題点があった。

そこで本発明は、メモリセル面積が小さく、かつデータ
の保持電流も小さく、さらに読出し速度が速い半導体記
憶装置を提供することを目的としている。

〔課題を解決するための手段〕

本発明による半導体記憶装置は上記目的達成のため、Ｐ
ＮＰ　！−ランジスタのベース、コレクタをそれぞれＮ
ＰＮトランジスタのコレクタ、ベースに接続して記憶保
持用のＰＮＰＮ素子を形成し、該Ｐ　Ｎ　Ｐ　Ｎ素子に
検出用のＭＯＳトランジスタのチャネル通路に連なる一
方の電極を接続し、さらに、前記ＰＮＰ　）ランリスク
またはＮＰＮトランジスタのエミッタに記憶保持電流を
制御する電流制御素子を接続し、該電流制御素子の他端
を第１の電源に、前記ＮＰＮ）ランリスクまたはＰＮＰ
トランジスタのエミッタを第２の電源に接続し、前記Ｍ
ＯＳトランジスタのゲートをワード線に、チャネル通路
に連なる他方の電極をビット線に接続してメモリセルを
構成し、該メモリセルをデータの記憶保持に用いるよう
に構成している。

〔作用〕

本発明では、メモリセルとして記憶保持用のＰＮＰＮ素
子（いわゆるサイリスク）、検出用のＭＯＳトランジス
タおよび記憶保持電流を制御する電流制御素子（例えば
、抵抗）が用いられ、データの読出し時はＭＯＳ）ラン
リスクを介して検出電流がＰＮＰＮ素子に流れる／流れ
ないによってそれぞれ“１”／″０”が検出される。一
方、データの書込み時はビット線電位が読出し時より低
くなってＰＮＰＮ素子がオンし、該ビット線電位が読出
し時より高くなるとオフし、これらが“Ｉ”／“０”の
書込み状態に対応する。

したがって、メモリセル面積が従来のフリップフロップ
型に比べて半分以下となり、また、データの保持電流は
電流制御素子によって小さくなる。

さらに、データの読出しはビット線電位の変化でなく　
ＰＮＰＮ素子におけるＮＰＮ　）ランリスクのコレクタ
電位を変えて行っているので、大容量になって多くのセ
ルがビット線に接続されても、大きい読出し電流を実現
して高速動作が可能となる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

盃埋に班 最初に、本発明の詳細な説明する。第１図は本発明の原
理説明図であり、単独のメモリセルを示している。同図
において、１は記憶保持用のＰＮＰＮ素子、Ｑ、は検出
用のＮ−ＭＯＳ　トランジスタ（検出用トランジスタ）
、Ｒ，、は記憶保持電流を制御する抵抗（電流制御素子
に相当）である。

ＰＮＰ、Ｎ素子ｌはＰＮＰトランジスタＱＩｚとＮＰＮ
トランジスタＱ１．の組み合わせにより構成され、いわ
ゆるサイリスクを構成する接続関係となっている。図中
、Ｗはワード線、Ｂはビット線を示し、また、Ｖｃｃは
第１の電源、Ｖｓｓは（例えば、ＧＮＤ）は第２の電源
に相当する。

以上の構成において、ワード線Ｗが選択されて高レベル
の選択状態になると、検出用トランジスタＱ１１がオン
してＰＮＰＮ素子１の記憶内容が読み出される。

（１）記憶内容が“１”のとき これは、ＰＮＰＮ素子１がオンのときである。

このときは検出用トランジスタＱ１１を介して電流がビ
ット線ＢからＰＮＰＮ素子１に流入する。すなわち、Ｐ
ＮＰＮ素子１がオンのときにはＮＰＮトランジスタＱ１
３のコレクタ電位が“Ｌ”レベルになるため、検出用ト
ランジスタＱｌｌのドレイン、言い換えればビット線電
位を該コレクタ電位より高く設定しておくと、検出電流
がＰＮＰＮ素子１のＮＰＮ　トランジスタＱ、３に流れ
込み、この検出電流をセンスアンプで検出することによ
り記憶内容の“１”が読み出される。

（ｎ）記憶内容が“０”のとき これは、ＰＮＰＮ素子１がオフのときである。

このときはＮＰＮトランジスリス１１のコレクタ電位が
“Ｈ”レベルなので、検出用トランジスタＱ目がオンし
ても検出電流は流れない（Ｐ　Ｎ　Ｐ　Ｎ素子１がオフ
のため）。したがって、上述の場合とは逆に記憶内容は
“０”として読み出される。

なお、ワード線Ｗが非選択のときは該ワード線の電位が
低レベルとなり、検出用トランジスタＱ１がオフとなっ
てＰＮＰＮ素子ｌとビット線Ｂは切り離される。

次に、データの書き込みはビット線Ｂの電位を変えて行
う。

（ＩＩ［）記憶内容に“１”を書き込むときこれは、Ｐ
ＮＰＮ素子ｌがオフのとき、これをオンに書き換える処
理に相当する。このためには、まず、ビット線Ｂの電位
を読み出し時より低くしてＰＮＰＮ素子１のＰＮＰ　ト
ランジスタＱ目をオンさせる。これにより、ＮＰＮ　ｌ
−ランリスクＱＩ３のベース電流が供給され、ＰＮＰＮ
素子１がオン状態に変化する。−旦、ＰＮＰＮ素子１が
オン状態になると、ワード線Ｗが非選択になって検出用
トランジスタＱ１１がオフに変じてもいわゆるサイリス
ク効果により、ＰＮＰＮ素子１はオン状態を保持し続け
る。したがって、記憶内容として“１″が書き込まれる
。

（ＩＶ）記憶内容に“０”を書き込むときこれは、ＰＮ
ＰＮ素子１がオンの場合に、これをオフに書き換える処
理に相当する。このためには、ビット線Ｂの電位を読み
出し時より高くしてＰＮＰＮ素子１のＰＮＰ　ｌ−ラン
リスクＱ１□をオフにする。これにより、ＮＰＮ　）ラ
ンリスクＱＩ、ｌに供給されるベース電流がＰＮＰ　ｌ
−ランリスクＱｌ。

から流れなくなるので、ＮＰＮトランジスリス、３がオ
フとなり、結局、ＰＮＰＮ素子ｌがオフに反転する。し
たがって、記憶内容として“０”が書き込まれる。

以上のような動作によりデータの読出し／書込みが行わ
れるが、本発明ではメモリセルとしてトランジスタを３
個、抵抗を１個用いるのみでよいから、実質的にメモリ
セル面積が従来のフリップフロップ型に比べ半分以下で
よい。また、データが“１“であるときの保持電流は抵
抗Ｒ１１によって所定の値にすることができ、保持電流
を小さくでき、結局、大容量化ができる。

なお、保持電流を制御する抵抗は実施例の場合には１つ
のセルに１個としているが、該電流を制御することを目
的とするならば、複数個のセルに対し１個の抵抗を共通
につけることも考えられる。

さらに、データの読出し時にはビット線Ｂの電位変化が
なく、“１″と“０”の状態はＮＰＮ　トランジスタ０
．３のコレクタ電位を変えて行っているので、大容量に
なって多くのメモリセルがビット線Ｂに接続されても検
出用トランジスタＱ、を介して大きい読出し電流を実現
でき、高速動作が可能となる。

第ｍ桝 次に、上記原理に基づく本発明の第１実施例を第２．３
図を用いて説明する。第２図は２ピント構成のＳＲＡＭ
の例である。同図において、１１．１２はメモリセルで
あり、これらは第１図に示すものと同様の回路である。

なお、メモリセル１１の内部回路については第１図と同
一番号を付している。

１３．１４はワード線、１５はビット線であり、ビット
線１５にはビット線駆動用のトランジスタＱＩ４および
検出用負荷としての抵抗Ｒ１！が介挿されている。

また、１６．１７はワードドライバ回路、１８は書込み
・読出し制御回路、Ｖｃｃはメモリセル１１．１２の電
源である。

ここで、セルメモリ１１の具体的構造は第３図の断面図
のように示される。同図において、２１はＰ形の基板、
２２はＮ＋形の埋込層でＮＰＮ　トランジスタＱＩ３の
エミッタに対応し、メモリセル１１の他方の電源端子と
なるもの、２３はＰ形のエピタキシャル層でＰＮＰ　ｌ
−ランリスクＱ１．のコレクタとＮＰＮ）ランリスクＱ
１．のベースを兼えるもの、２４はＮ形の拡散層でＮ−
ＭＯＳ）ランリスタＱ１１のドレインに対応するもの、
２５はＮ形の拡散層でＮ−ＭＯＳトランジスリス３．の
ソースおよびＰＮＰトランジスリスＩ２のベース並びに
ＮＰＮ　）ランリスタＱ１．のコレクタを兼えるもの、
２６はＰ形の拡散層でＰＮＰ　）ランリスタＱ１２のエ
ミッタに対応するもの、２７は例えば５ｆ０２からなる
絶縁膜、２８はゲート酸化膜、２９はＮ−ＭＯＳ　）ラ
ンリスタＱ、のゲート、３０はＰＮＰトランジスリスＩ
２のエミッタに接続されたポリシリコン抵抗（Ｒ＋＋に
相当）である。なお、ビット線１５はＮ−ＭＯＳ　）ラ
ンリスタＱ１１のドレインとなるＮ形の拡散層に接続さ
れる。

以上の構成において、第３図の断面図から明らかである
ように、ＰＮＰＮ素子１におけるＰＮＰトランジスリス
＋、はいわゆる縦型構造となっており、またＮＰＮトラ
ンジスリス１３は逆動作構造で、かつＮ−ＭＯＳ）ラン
リスタＱｌ＋のドレインがＰＮＰＩ−ランリスタＱ＋ｚ
のベース領域を兼ねたものとなる。したがって、３個の
トランジスタからセルが構成されているにもかかわらず
、ＰＮＰ　ｌ−ランリスタＱ１□とＮＰＮトランジスリ
スＩ、が縦方向に集積されているため、平面的には２個
のトランジスタで面積が決定される。具体的な対応関係
は、ＰＮＰ　トランジスタＱＩｇを例にとると、次の通
りである。

エミッタ二戸形拡散層２６ ベース　：Ｎ膨拡散層２５ これはＮ−ＭＯＳ　）ランリスタＱ。

のソースと、ＮＰＮトランジスリス １３のコレクタを兼ねる コレクタ：Ｐ形エピタキシャル層２３ これはＰＮＰ　）ランリスタＱＩ３のベースを兼ねる なお、同ＮＰＮ　）ランリスタＱ１３ のエミッタはＮ１形の埋込層２２であ る。

また、電流制御素子としての抵抗Ｒ０もエミッタの引き
出し線を用いている。したがって、製造も容易でかつメ
モリセル１１の面積を従来のフリンブフロソプ型の半分
以下に縮小できる。

なお、第３図に示したメモリセルの構造では、Ｎ膨拡散
層２４．２５とＰ形エピタキシャル層２３で構成される
寄生ラテラルＮＰＮトランジスタがＮ−ＭＯＳ）ランリ
スタＱＩ、と並列に形成されている。

仮に、前記Ｎ−ＭＯ３）ランリスタＱｌｌがオフしてい
る時でも、前記寄生ラテラルＮＰＮ　ｌ−ランリスタが
オンしていれば、該寄生トランジスタを介して、Ｎ−Ｍ
ＯＳ　トランジスタＱ１１のドレイン２４・ソース２５
間に電流が流れてしまう。すなわち、他のメモリセルを
選択している時でも前記電流によって当該メモリセルが
選択されているものと誤動作するおそれがある。そこで
、第９図に前記問題点を解決したメモリセルの構造を示
す。第９図から明らかなように、ＰＮＰ　）ランリスタ
Ｑ１２とＮ−ＭＯＳ　ｌ−ランリスタＱ１１で共用して
いたＮ膨拡散層２５及びＰ形エピタキシャル層２３をア
イソレージミツ領域４０で２５ａと２５ｂ及び２３ａと
２３ｂに分割している。そして、Ｎ膨拡散層２５ａと２
５ｂは配線層４１を介して接続されている。このように
、第９図のメモリセルにおいては、ＰＮＰＮ素子ｌとＮ
−ＭＯＳ　）ランリスタＱ１１が電気的に絶縁されるの
で、前記寄生ラテラルＮＰＮ　）ランリスタが生じるこ
とはない。

次に、データの読出し／書込みについて説明すると、ワ
ード線１３が“Ｈ”、ワード線１４が“Ｌ”のときはメ
モリセル１１が選択、メモリセル１２が非選択となる。

読出し時は書込み・読出し制御回路１８を作動させトラ
ンジスタＱ１４によってビット線電位を高電位に設定す
ると、メモリセル１１がオンで“１”の場合は検出用ト
ランジスタＱ、を通じて検出電流が流れ、メモリセル１
１がオフで“０”のときは該検出電流が流れない。この
２つの状態をトランジスタＱ１４のコレクタ電流として
検知（例えば、図外のセンスアンプにより検知）でき、
データの読出しが行われる。この場合、ビット線１５の
電位変化がなく、大容量になって多くのメモリセルがピ
ント線１５に接続され寄性容量が大きくなっても読出し
電流が大きく高速で動作できる。

一方、データの書込みはビット線１５の電位を変えて行
われ、メモリセル１１がオフのときこれをオンに書き換
えるには、書込み・読出し制御回路１８によりトランジ
スタＱ１４のベース電位を読出し時より低くしてＰＮＰ
　）ランリスタＱ、２をオンさせる。これによって、Ｎ
ＰＮ　Ｉ−ランリスタＱ１３のベース電流が供給され、
ＰＮＰＮ素子１がオン状態に変化する。

また、メモリセル１１がオンの場合にこれをオフに書き
換えるには書込み・続出し制御回路１８によりトランジ
スタＱ　＋ａのベース電位を読出し時より高くしてＰＮ
Ｐ　）ランリスタＱ１２をオフにする。

これにより、ＮＰＮ　）ランリスタＱ、３に供給される
ベース電流がＰＮＰ　トランジスタＱ、□がら流れなく
なるので、ＮＰＮ　トランジスタＱ、コがオフとなり、
ＰＮＰＮ素子１がオフに反転する。

以上のことから、先に本発明の原理で述べた理由により
、メモリセル面積の縮小化ができるとともに、保持電流
を小さくでき、さらに、高速動作を可能とすることがで
きる。

ＬＬＸｊｊ１桝 第４図は本発明の第２実施例を示す図であり、４ビツト
構成の例である。同図において、３１〜３４ば第１図の
ものと同様のメモリセル、３５．３Ｇはピント線−５Ｑ
５６、Ｑｌ、はビット線駆動用のトランジスタ、Ｒ９３
、Ｒ１４は検出用負荷としての抵抗１、Ｑ７、Ｑｌ、は
ピッｌ−線選択のＭＯＳ）ランリスタである。ＭＯＳ）
ランリスタＱ＋？、ＱＩｆｌのゲートには図外のコラム
デコーダからのビット線選択信号ＣＤ（選択時“１１”
）が印加され、選択するビット線側のＭＯ３Ｉ−ランリ
スタをオンさせ、非選択側のＭＯＳトランジスタをオフ
にする。その他は第１実施例と同様である。

したがって、本実施例では第１実施例と同様の効果の他
に、ＭＯ３＋−ランリスタＱ１７、Ｑｌ８によりワード
線が選択され、ピント線が選択されないいわゆる半選択
の場合にビット線電流が流れるのを阻止でき、これによ
って全体の消費電力をさらに低減できるという効果があ
る。

なお、メモリセルの態様は第１図に示した例に限らず、
他にも種々の変形態様が可能であり、これを以下の第３
．４実施例として示す。

１εＬ実−施一例− 第５図に示すように、検出用のＭＯＳトランジスリス１
９としてＰチャネル形を用いた例であり、ＮＰＮ　）ラ
ンリスタＱ、３のベース側に該ＭＯ３）ランジスクＱ１
．が介挿される。読出し動作はＮＰＮｌ−ランリスタＱ
１３のベース電流または、ＰＮＰトランジスタのコレク
タ電流の有無で行われ、書込み動作はオンにする場合は
Ｐ−ＭＯＳ）ランリスタＱ１９を通じてＮＰＮ　）ラン
リスタＱＩ３のベース電流を供給してオンさせる。一方
、オフにするにはＮＰＮ　トランジスタＱＩ３のベース
電位を下げて行う。

′Ｌｉ１ｊｌＬ医 第６図に示すように、電流制御素子としての抵抗ＲＩＳ
をＮＰＮ　）ランリスタＱ１３のエミッタ側に配置した
例であり、ＭＯＳトランジスリス１１にはＮチャネル形
を使用している。

第５図においてもこのように抵抗の接続関係を逆にする
ことができる。

〔発明の効果〕

本発明によれば、メモリセル面積を従来のフリップフロ
ップ型に比べ半分以下に縮小でき、さらに保持電流も小
さくできることにより、大容量化が可能となる。また、
続出し電流が大きく取れることにより、高速動作が可能
になるという効果がある。

【図面の簡単な説明】

第１図は本発明の詳細な説明する回路図、第２．３図は
本発明に係る半導体記憶装置の第１実施例を示す図であ
り、 第２図はその構成図、 第３図はそのメモリセルの断面図、 第４図は本発明に係る半導体記憶装置の第２実施例を示
す構成図、 第５図は本発明に係る半導体記憶装置の第３実施例を示
すそのメモリセルの回路図、 第６図は本発明に係る半導体記憶装置の第４実施例を示
すそのメモリセルの回路図、 第７図（ａ）　　（ｂ）は従来のメモリセルを示す回路
図、 第８図（ａ）　　（ｂ）は従来の他のメモリセルを説明
する図、 第９図は前記第１実施例に適用した場合の他のメモリセ
ルの断面図である。 Ｖｓｓ・・・・・・第２の電源。 ■・・・・・・ＰＮＰＮ素子、 １１．１２．３１〜３４・・・・・・メモリセル、１３
．１４・・・・・・ワード線、 １５．３５．３６・・・・・・ビット線、１６．１７・
・・・・・ワードドライバ′回路、１８・・・・・・書
込み・読出し制御回路、Ｑｌ、Ｑ＋ｑ・・・・・・検出
用のＭＯＳトランジスタ、Ｑ、２・・・・・・ＰＮＰ　
）ランリスタ、Ｑｌ３・・・・・・ＮＰＮ　）ランリス
タ、Ｒ１１％　Ｒ＋ｓ・・・・・・抵抗（電流制御素子
）、Ｗ・・・・・・ワード線、 Ｂ・・・・・・ビット線、 Ｖｃｃ・・・・・・第１の電源、 本発明の詳細な説明する回路図 第１実施例の構成図 第２図 と１ 第１実施例のメモＩＪセルの断面図 第 図 第３実施例のメモリセルの回路図 第 図 ｃｃ 第４実施例のメモリセルの回路図 第 図 Ｗ＋ Ｗ− ｃｃ 従来のメモリセルを示す回路図 第７１ 従来の他のメモリセルを説明する図 第 図

Claims (2)

【特許請求の範囲】
1. （１）ＰＮＰトランジスタのベース、コレクタをそれぞ
   れＮＰＮトランジスタのコレクタ、ベースに接続して記
   憶保持用のＰＮＰＮ素子を形成し、 該ＰＮＰＮ素子に検出用のＭＯＳトランジスタのチャネ
   ル通路に連なる一方の電極を接続し、さらに、前記ＰＮ
   ＰトランジスタまたはＮＰＮトランジスタのエミッタに
   記憶保持電流を制御する電流制御素子を接続し、 該電流制御素子の他端を第１の電源に、前記ＮＰＮトラ
   ンジスタまたはＰＮＰトランジスタのエミッタを第２の
   電源に接続し、 前記ＭＯＳトランジスタのゲートをワード線に、チャネ
   ル通路に連なる他方の電極をビット線に接続してメモリ
   セルを構成し、 該メモリセルをデータの記憶保持に用いることを特徴と
   する半導体記憶装置。
2. （２）前記ＰＮＰトランジスタを縦型構造とし、ＮＰＮ
   トランジスタを逆動作構造とし、 さらに、前記ＭＯＳトランジスタのドレインをＰＮＰト
   ランジスタのベース領域と兼ねるようにしたことを特徴
   とする請求項１記載の半導体記憶装置。