JPH0432547B2 - - Google Patents

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は合体されたトランジスタ・メモリ・セ
ルおよびアレイ、特に高密度半導体メモリ・セ
ル・アレイに関するものである。

Ｂ 従来技術 従来技術として米国特許第4158237号に記載さ
れた標準的な集積注入論理（IIL）メモリ・セル
は比較的小さな面積のシリコンに実施することが
でき、許容損失が比較的小さく、さらに多くのア
プリケーシヨンで許容される速度を有する。した
がつて、このメモリ・セルは単一半導体基板上に
作られる高密度バイポーラ・シリコン・メモリ・
アレイの基本的な構成要素となつた。

標準的IILメモリ・セルは各々のベースが他方
のコレクタに接続された２個の縦形ｎ−ｐ−ｎト
ランジスタから成るフリツプ・フロツプ回路と、
各々のコレクタがｎ−ｐ−ｎトランジスタのそれ
ぞれのコレクタに接続された横形ｐ−ｎ−ｐトラ
ンジスタから成る２個の負荷インジエクタとを備
える。ｐ−ｎ−ｐトランジスタのエミツタそれぞ
れ第１および第２のビツト線に結合する。１本の
ワード線がｐ−ｎ−ｐトランジスタのベースに結
合する。一方のｐ−ｎ−ｐトランジスタのｐ形コ
レクタ領域はまた一方のｎ−ｐ−ｎトランジスタ
のｐ形ベースとしても働き、ｐ−ｎ−ｐトランジ
スタのｎ形ベースとｎ−ｐ−ｎトランジスタのｎ
形エミツタは１つの共通領域である。

標準的IILメモリ・セルは幾つかの問題を有す
ることが分つた。安定性、記憶情報を保持する能
力は１つの問題である。メモリ・セルに衝突する
アルフア粒子はフリツプ・フロツプの導通してい
るトランジスタのベースの電圧を急速に降下さ
せ、それによりフリツプ・フロツプの他方のトラ
ンジスタの導通を開始させる。これは正しい記憶
情報の消失を引起す。導通していると考えられる
フリツプ・フロツプのトランジスタにベース電流
を供給するｐ−ｎ−ｐトランジスタはそれ以上の
ベース電流を急速に供給することはできない。何
故ならば、それは飽和状態で作動しており、それ
自体はアルフア粒子により失なわれた電圧を臨機
に回復することができない応答の遅い電流源であ
るからである。メモリ・セルの物理的構造はｐ−
ｎ−ｐトランジスタを飽和状態で作動させる電気
的形態を取らせる。ｎ−ｐ−ｎトランジスタのエ
ミツタはｐ−ｎ−ｐトランジスタのベースと物理
的に同じ半導体領域であるので、ｐ−ｎ−ｐトラ
ンジスタは、アルフア粒子が正しい記憶情報を消
失させるのを防ぐため一方または他方が速応答電
流源として働く必要がある時間の間、飽和状態で
選択的に作動させられる。

このアルフア粒子により引起される安定性の問
題に対して利用可能な解決策のひとつは応答時間
を改善するようｐ−ｎ−ｐトランジスタの順方向
電流利得（β、ベータ）を増大して、それらがも
つと応答の速い電流源として働くようにすること
である。このことはまたメモリ・アクセスタイム
をも改善する。順方向電流利得を増大することの
１つの不利益は、典型的には逆方向電流利得をも
増大させ、それにより飽和したｐ−ｎ−ｐトラン
ジスタを介するビツト線への漏洩（逆注入）を増
大することである。これはほとんどが１ビツトの
情報を記憶し、１個または２、３個のセルのみが
それと反対のビツト情報を記憶する大きなメモ
リ・セル・アレイの場合に重大な問題になる恐れ
がある。ビツト線への漏洩はそのビツト線の電圧
を上昇させ、あるセルに記憶された情報を消失さ
せる恐れがある。したがつて、ｐ−ｎ−ｐトラン
ジスタのβを増大することはそれに付随して安定
性の問題を引起す可能性がある。

セル・アレイの標準的IILメモリ・セルの動作
は、アレイの選択された行の１個のセルがアクセ
スされるときは他の全ての行のセルにはDC電流
が全く流れない点で、準スタテイツクである。こ
れら他のセルは記憶情報をｎ−ｐ−ｎトランジス
タのコレクタに関連する寄生キヤパシタンス上の
電圧として保持する。アクセス（情報の読取りま
たは情報の書込み）の間の時間期間は制限されね
ばならず、さもないと、アクセスされなかつたメ
モリ・セルの幾つかは記憶情報を消失する可能性
がある。実質的には、アクセスされなかつた行の
ｎ−ｐ−ｎトランジスタのコレクタでは多少の電
圧の損失があり、したがつて、連続するアクセス
の間に待機動作が必要とされる。待機動作は減少
した電圧をそれらの完全なレベルに実質的に再設
定し、全てのメモリ・セルを流れる比較的小さい
DC電流を再確立する。待機動作中は、低い電流
レベルは比較的容易に遮断されるので、メモリ・
セルはアルフア粒子により衝突されると特に電流
記憶情報を消失し易い。

標準的IILメモリ・セルのさらに別の問題は一
層大きな読取り電流の獲得と許容損失の増大との
間の釣合が比較的不十分なことである。何故なら
ば、飽和状態で作動するｐ−ｎ−ｐトランジスタ
は電流の増大と共に順方向βが減少するからであ
る。

標準的IILメモリ・セルのさらに別の問題は１
つの列に含まれる各セルのｐ−ｎ−ｐトランジス
タの１つを介してビツト線へ逆注入が起こり、こ
れがビツト線偏倚（電圧変化）を引起くことであ
る。１本のビツト線の電圧の別のビツト線の電圧
に対する限定的変化のみが正しい記憶情報が失な
われる前に許容され得る。したがつて、適度な安
定性を維持するため１列当りのセルの数は制限さ
れねばならない。ビツト線偏倚はまたアクセスタ
イムを増大させる。

標準的IILメモリ・セルのさらに別の問題は、
両方のｐ−ｎ−ｐトランジスタのエミツタ・ベー
ス接合は等しく導通するためのビツト線には実質
的に等しい電流が流れるので、アクセスタイムが
読取り動作中に遅延されることである。ｐ−ｎ−
ｐトランジスタの１つが導通を開始するまでは、
大きなコレクタ・エミツタ電流はビツト線上に発
生された差電流信号である。

米国特許第415837号は単一半導体の本体に形成
され、互いに電気的に絶縁された２つの標準的
IIL構造を含む改良された記憶セルを教示しかつ
特許請求している。各IIL構造は縦形ｎ−ｐ−ｎ
トランジスタと合体された横形ｐ−ｎ−ｐトラン
ジスタから成り、ｐ−ｎ−ｐトランジスタのｎ形
ベースはｎ−ｐ−ｎトランジスタのｎ形エミツタ
としても働く。このことはｎ−ｐ−ｎトランジス
タのエミツタを分割させ、左右のビツト線に結合
させる。各負荷インジエク・トランジスタのベー
スはｎ−ｐ−ｎトランジスタのエミツタの１つに
依然として結合する。この改良されたセルは最少
のアドレス指定線で強大な読取り信号を高速で与
えるが、標準的IILメモリ・セルと関連する安定
性の問題を依然として有する。安定性の問題に対
する理由は、ｐ−ｎ−ｐトランジスタのベースお
よびｎ−ｐ−ｎトランジスタのエミツタに用いら
れる共通なｎ形領域のため、ｐ−ｎ−ｐトランジ
スタが臨界動作時間中に飽和状態で強制的に作動
されるからである。

Ｃ 発明が解決しようとする問題点 高密度メモリ・アレイで使用するのに適した物
理的寸法を有し、さらに読取り電流と許容損失の
間に標準的IILメモリ・セルより良好な釣合を有
するバイポーラ・メモリ・セルは多くのアプリケ
ーシヨンにおいて望ましい。さらに、幾つかのア
プリケーシヨンにおいては、標準的IILメモリ・
セルよりかなり小さいビツト偏倚と速いアクセス
が望ましい。

Ｄ 問題点を解決するための手段 本発明はそれぞれ第１の導電タイプの第1T１
およびＴ２のバイポーラ・トランジスタ、典型的
には横形ｐ−ｎ−ｐトランジスタと、それと反対
の導電形の第3T３および第4T４のバイポーラ・
トランジスタ、典型的には縦形ｎ−ｐ−ｎトラン
ジスタとから成るメモリ・セルから成る半導体基
板（本体）に形成したｍ×ｎメモリ・アレイに関
するものである。Ｔ１およびＴ３のコレクタは共
にＴ４のベースに結合する。Ｔ２およびＴ４のコ
レクタは共にＴ３のベースに結合する。アレイは
ｍ行、ｎ列のメモリ・セルを備え、ｍ本のワード
線の１本の独立したワード線が各行に関連し、ｎ
対のビツト線の１対の独立したビツト線が各列に
関連する。各メモリ・セルのＴ１およびＴ２は半
導体基板のｍ個の第１の部分の１個に形成され
る。Ｔ３は半導体本体のｍ×ｎ個の第２の部分の
１個に形成され、Ｔ４は半導体本体のｍ×ｎ個の
第３の部分の１個に形成される。アレイは第１の
部分が第２および第３の部分から電気的に絶縁さ
れていることを特徴とする。

本発明のメモリ・セルの構造は、メモリ・セル
に衝突するアルフア粒子が電圧の消失を引起し、
その結果記憶情報の消失をもたらす恐れのある臨
界動作時間中はＴ１およびＴ２を線形領域で作動
できるようになつている。Ｔ１およびＴ２が線形
領域で作動する場合は、一方または両方がメモ
リ・セルに衝突するアルフア粒子の不利な効果を
急速に克販する高速応答電流源として働くことが
できる。

１つの例示的な実施例では、Ｔ３およびＴ４の
エミツタは１列のメモリ・セルに関する一対のビ
ツト線の左側のビツト線BLLと右側のビツト線
BLRに結合する。Ｔ１およびＴ２のベースは共
にｍ本のワード線WLの１本に結合し、ｎ本のソ
ース線SLの１本がＴ１およびＴ２のエミツタに
結合する。ｎ−ｐ−ｎトランジスタは半導体基板
の主表面上にあるコレクタと、ｎ−ｐ−ｎトラン
ジスタのベースをｐ−ｎ−ｐトランジスタのコレ
クタに接続する導電性ポリシリコン層とを有する
縦形ポリシリコン・ベース形バイポーラ・トラン
ジスタである。このメモリ・セルは標準的IILメ
モリ・セルと同じ位小さく、一層すぐれた安定
性、一層速いアクセスタイム、および大きな読取
り電流と許容損失間の一層良好な釣合を有する。

別の例示的実施例では、Ｔ３およびＴ４のエミ
ツタは互いに結合し、Ｔ１およびＴ２のエミツタ
はそれぞれ左側のビツト線BLLと右側のビツト
線BLRに結合する。Ｔ１およびＴ２のベースは
共にｍ本のWLの１本に結合する。半導体本体の
第２および第３の領域は互いに合体される。この
メモリ・セルは集積度が高く、標準的IILメモ
リ・セルよりも実質的にわずかに大きいだけであ
り、さらに一層すぐれた安定性、一層速いアクセ
スタイム、大きな読取り電流と許容損失間の一層
良好な釣合を有し、IILメモリ・セルのビツト線
偏倚問題を持たない。

別の例示的実施例では、メモリ・セルは典型的
には横形ｐ−ｎ−ｐトランジスタである第１の導
電形の第５および第６のトランジスタを備える。
Ｔ１およびＴ２は共にｍ本のWLの１本に結合
し、Ｔ１およびＴ２のエミツタは互いに結合し、
さらにｎ本のソース線SLの１本を結合する。Ｔ
５およびＴ６のエミツタは１列のメモリ・セルに
関連する一対のビツト線のBLLおよびBLRに結
合する。このメモリ・セルは標準的IILメモリ・
セルほど集積度は高くないが、一層すぐれた安定
性を有し、ビツト線偏倚問題を有さず、さらに一
層速いアクセスタイム、および大きな読取り電流
と許容損失間の一層良好な釣合を有する。

本発明のこれらおよび他の新規な特徴と利点は
添付の図面と関連してなされる以下の詳細な説明
を考察することにより一層良く理解される。

Ｅ 実施例 第１図を参照すると、ｍ行、ｎ列に配置された
メモリ・セルMCから成る半導体メモリ・アレイ
１０が示されている。ここで、ｍおよびｎは正の
整数である。MCに続く数字はアレイにおける各
メモリ・セルのロケーシヨンを示す。例えば、
MC１１は第１行、第１列にあるメモリ・セルを
表わし、MCmnは第ｍ行、第ｎ列にあるメモ
リ・セルを表わし、アレイはｍ対のビツト線BL
を備える。ｎ列のメモリ・セルの各列はそれに関
連したビツト線BLの個々の対を有する。MCの
左側のビツト線はBLL，MCの右側のビツト線は
BLRである。BLLまたはBLRに続く数字はBLが
どの列に関連するかを示す。例えば、第１列のメ
モリ・セル、MC１１，MC２１、……MCmlは
それらに関連してビツト線BLL１およびBLR１
を有し、第ｎ列のメモリ・セル、MC１ｎ，MC
２ｎ、……MCnmはそれらに関連してビツト線
BLLnおよびBLRmを有する。アレイはMCの各
列に関連した１本の独立した選択線を有するｍ本
のソース線SL１，SL２、……SLmを備える。例
えば、SL２はMC１２，MC２２、……MCm２
から成る第２列のメモリ・セルに関連する。アレ
イはさらにMCの各行と関連する１本の独立した
ワード線を有するｍ本のワード線WL１，WL２、
……MLmを備える。例えば、WL２はMC２１，
MC２２……MC２ｎから成る第２行のメモリ・
セルと関連する。アレイ１０は高密度ランダムア
クセス準スタテイツクメモリとして有用である。

各MCはある導電形の２個のバイポーラ・トラ
ンジスタとそれと反対の導電形の２個のバイポー
ラ・トランジスタから成る。説明上の一例では、
ある導電形のトランジスタは横方向ｐ−ｎ−ｐト
ランジスタＴ１およびＴ２であり、それと反対の
導電形のトランジスタは縦方向ｎ−ｐ−ｎトラン
ジスタＴ３およびＴ４であると仮定する。全ての
MCの構造はMC１１に対して示されものと同じ
である。第２図は単一シリコン基板（本体）上に
組立てられたアレイ１０の一部分の半導体実施例
のMCの平面図を示す。第３および第４図はそれ
ぞれ第２図の線Ａ−ＡおよびＢ−Ｂに沿つた断面
図を示す。

各MCにおいて、Ｔ１のコレクタはＴ３のコレ
クタ、Ｔ４のベースおよびノードＡに結合する。
Ｔ２のコレクタはＴ４のコレクタ、Ｔ３のベース
およびノードＢに結合する。Ｔ１およびＴ２のエ
ミツタは共にワード線WLに結合する。Ｔ３およ
びＴ４のエミツタはそれぞれビツト線BLLおよ
びBLRに結合する。Ｔ３およびＴ４は交差結合
したベースを有し、実質的にフリツプ・フロツプ
として働く。Ｔ１およびＴ２はそれぞれＴ３およ
びＴ４に対する負荷素子として働き、さらにＴ４
およびＴ３に対するベース電流源としてそれぞれ
働く。典型的には、Ｔ３を介する導通を支援する
ためのベース電流がＴ２により供給されて電流が
Ｔ１およびＴ３を流れるか、またはＴ４を介する
導通を支援するためのベース電流がＴ１により供
給されて電源がＴ２およびＴ４を流れる。セル
は、Ｔ１およびＴ３を流れる電流があるとき、
「１」を記憶し、さらにＴ２およびＴ４を流れる
電流があるとき「０」を記憶するものと定義す
る。

動作のサイクルは待機部分から開始し、次にア
クセス（読取りまたは書込み）部分が続き、さら
に待機部分が続く。待機では、WLは典型的には
1.0ボルトにあり、SLは1.6ボルトにある。BLLお
よびBLRは共にほぼ0.2ボルトにある。セルが
「１」を記憶すると仮定すると、Ｔ１およびＴ３
を流れる電流があり、Ｔ２はＴ３に対するベース
電流源として働く。Ｔ１およびＴ２のエミツタ・
ベース接合に0.6ボルトの順バイアスがかかり、
したがつて、Ｔ１およびＴ２を介する低レベル伝
導を許容するのに十分な順バイアスがこれらの接
合にかかる。端子Ｂはほぼ＋0.82ボルトにあり、
端子Ａはほぼ＋0.22ボルトにある。＋0.8ボルトに
あるコレクタが＋0.22ボルトにあるベースに対し
て0.60ボルトで順バイアスされるので、Ｔ３は飽
和状態で導通しかつ動作する。両方のコレクタ・
ベース接合は逆バイアスされるので、Ｔ１および
Ｔ２は線形領域で導通する。

待機中に１つのセルにより発生される電流の量
は比較的小さく、比較的容易に遮断できる。飽和
状態で動作しているときのＴ３およびＴ４の順方
向電流利得（β）は典型的には１より余り大きく
ない。したがつて、セルが「１」を記憶すると
き、MCを流れる電流よりは小さいがその半分に
近い電流がＴ２を流れる。端子Ｂに衝突するアル
フア粒子はBLL上で端子Ｂの電圧を＋0.8ボルト
から0.2ボルトに減少する電子ホール対の発生を
引起す。これはＴ３のエミツタ・ベース接合にか
かる順バイアスを急速かつ相互に低減する効果を
有する。したがつて、これによりある短時間の間
Ｔ３およびＴ４を介する導通が全くないというこ
とがあり得る。線形領域で動作しているＴ２は、
アルフア粒子がノードＡに衝突したときＴ３がタ
ーンオフするのを防ぐように端子Ａの電圧を急速
に再確立する高速応答電流源として働く。したが
つて、メモリ・セルはアルフア粒子に対して比較
的良好な安定性を有する。標準的IILメモリ・セ
ルの負荷インジエクタｐ−ｎ−ｐの場合のよう
に、待機中にＴ２が飽和状態で動作したとする
と、それは必ずしもＴ３を導通状態に保持し、し
たがつてメモリ・セル内の正しい記憶情報を保護
するのに十分なほど速く動作するとは多分限らな
い比較的遅い応答電流源となるであろう。

前述の従来技術の部分で論じた標準的IILメモ
リ・セルは、横方向ｐ−ｎ−ｐトランジスタと縦
方向ｎ−ｐ−ｎトランジスタをｐ−ｎ−ｐトラン
ジスタのベースおよびｎ−ｐ−ｎトランジスタの
エミツタに対する共通ｎ形領域を用いて合体する
ことにより適度の寸法にできる。このことは等価
なＴ２ｐ−ｎ−ｐトランジスタを待機中に飽和状
態で作動させ、そのために安定性の問題を生じ
る。本発明のこのメモリ・セルは標準的IILメモ
リ・セルとほぼ同じシリコン領域に作ることがで
きるが、ｐ−ｎ−ｐトランジスタのベースをｎ−
ｐ−ｎトランジスタのエミツタに結合せず、した
がつて待機中にｐ−ｎ−ｐトランジスタが線形領
域で作動するのを許容し、安定性が向上する。

MCの所与の列の１個または全てのMCさえ同
時にアクセス（読取りまたは書込み）することが
できる。初めにただ１個のMCを読取るものと仮
定する。このセルのSLおよびWLの電圧はそれぞ
れ＋1.1ボルトおよび＋0.3ボルトに変化する。他
の全てのSLおよびWLをそれぞれ＋0.9ボルトお
よび＋1.0ボルトに設定する。待機中は軽く順バ
イアスされた（＋0.6ボルト）だけだつたＴ１お
よびＴ２のエミツタ・ベース接合を強く順バイア
スする（＋0.8ボルト）点以外は、待機中に存在
したのと同じ基本状態が依然として存在する。こ
の結果、相当大きな電流がＴ１およびＴ３を流
れ、さらに相当大きなベース電流がＴ２を流れて
Ｔ３を介する導通を支援する。Ｔ３を流れる電流
を検出してＴ４を流れる電流と比較する。Ｔ４は
オフであるのでＴ４を流れる電流は実質的に０で
ある。BLLを流れる電流はBLRよりはるかに大
きいので、セルは「１」を記憶するよう決定され
る。その逆が成立つときは、セルは「０」を記憶
する。

選択されたWLの他の全てのMCはそれらが待
機中に有したのと同じ順バイアスをＴ１およびＴ
２のエミツタ・ベース接合に有し、さらに待機中
と実質的に同様に作動する。対応するBLには電
流差があるが、それは検出されない。選択された
WL以外の全てのWLは＋1.0ボルトに留まり、SL
は1.1または0.9ボルトにあるので、これらのMC
のＴ１およびＴ２のエミツタ・ベース接合はそれ
らを介する導通を許容するほど十分には順バイア
スされない。したがつて、これらのMCのＴ３お
よびＴ４は全く導通しない。選択されたWLに関
連しないMCの各々のＡおよびＢ端子の電圧はこ
れらの端子に関連する寄生キヤパシタンス（図示
せず）により保持される。これらの電圧は時間と
ともに衰える。動作サイクラのアクセス部分が比
較的短かく保たれるときは、これらの電圧は待機
中に設定された値の近くに留まるので、待機が再
び達成されるとき、全ての記憶情報は正しく、ノ
ードＡおよびＢの電圧は十分に回復されるであろ
う。これがこのメモリ・アレイが準スタテイツク
であると言われる理由である。

読取りではなくセルへの書込みが所望されると
きは、待機動作の次に書込み動作が続き、その書
込み動作において、選択されたMCに対応する
WLおよびSLの電圧がそれぞれ0.2ボルトおよび
1.1ボルトに設定される。現在「１」を有するMC
に「０」を書込むため、BLLは0.2ボルトから0.6
ボルトへ脈動され、BLRは0.2ボルトに留まる。
選択されない全てのSL、WL、BLL、および
BLRはそれぞれ0.9ボルト、1.0ボルト、0.2ボル
ト、および0.2ボルトに保たれる。これにより、
選択されたMCのＴ３のエミツタ・ベース接合に
かかる順バイアスはＴ３が導通を停止する点まで
減少する。Ｔ３（BLL）のエミツタにおける電
圧の増加はエミツタ・ベース間の寄生キヤパシタ
ンス（図示せず）を介してノードＢに容量的に結
合される。これにより、Ｔ２のコレクタ、ベース
間の電圧はＴ２が飽和状態で強制的に作動を開始
されるまで増加する。Ｔ４が電流を通し始める
と、ノードＢの電圧は0.2ボルト近くに低下し、
さらにＴ２は次にそのコレクタ・ベース接合が逆
バイアスされるので線形領域で作動する。次にＴ
４が導通し、「１」を記憶していたセルは「０」
を記憶する。これにより、選択されたWLに結合
した選択され哀つたMCは待機状態にされ、一
方、選択されなかつたWLおよびSLの全てのMC
はバイアスを解かれ、読取り動作中における場合
と同様に記憶情報を端子ＡおよびＢの電圧として
保持する。したがつて、全てのMCに対して正し
い情報を十分に回復するため、待機動作が書込み
動作に続けなければならない。

第１図のメモリ・アレイ１０は選択線SLを90
度回転してワード線WLと平行にすることによ
り、完全にスタテイツクにすることができる。こ
のとき、前に必要とされたｎ本のSLの代りにｍ
本のSLが必要とされる。これらの水平なSL（図
示せず）は共通列の各MCのＴ１およびＴ２のエ
ミツタに結合する。待機中は、この変形されたア
レイは実質的に元と同様に動作する。アクセス動
作中は、選択されたWLおよびSLの全てのMCは
起動され、他の全てのMCは通常の待機動作中と
同じように動作する。したがつて、水平SLLの場
合アレイ１０は完全にスタテイツクになり、実質
的に待機動作は必要ない。アクセス時間は所望さ
れるだけ長くできる。水平SLには短所が伴なう。
選択されなかつたMCはアクセスの間依然として
オンであり（例えば低電流レベルにおいてでも）、
したがつて、幾らかの電荷がビツト線に注入され
る恐れがあり、このことはビツト線上の出力信号
が検出される前に遅延を生じる。さらに、アレイ
の全体的レイアウトはもう少し複雑であり、した
がつて、その寸法は垂直SLの場合よりも大きく
なると考えられる。さらにまた、起動された（ア
クセスされた）列のメモリ・セルのＴ１およびＴ
２のエミツタ・ベース接合のあるものによる電流
歪み（ホギング）があるかも知れない。

次に第２、第３および第４図を参照すると、１
個のメモリ・セルと他のメモリ・セルの部分を含
む第１図のメモリ・アレイ１０の一部分の平面
図、第２図の線Ａ−Ａに沿つた第１の断面図、お
よび第２図の線Ｂ−Ｂに沿つた第２の断面図が示
されている。半導体領域はそれがｐ形導電である
かまたはｎ形導電であるかについて表示されてい
る。アレイ１０はp^-形シリコン基板１０００か
ら作り始めるものとして示され、その基板の上部
にはn⁺形層があり、さらにそれを覆つてn^-形エ
ピタキシヤル層がある。n⁺形層およびn^-形エピ
タキシヤル層の分離された部分はMCのトランジ
スタの部分を形成するため用いる。

領域１００４として示すn^-形エピタキシヤル
層の一部分は縦形ｐ−ｎ−ｐトランジスタＴ１お
よびＴ２を含む。各半導体領域はそれがｐ形であ
るかｎ形であるか表示される。領域１００４はＴ
１およびＴ２の両方のn^-形ベースとして働く。
p⁺形領域１００８，１０１０、および１０１２
は領域１００４のn^-形部分により互いに離隔さ
れる。領域１００８および１０１２はそれぞれＴ
１およびＴ２のコレクタ領域として働く。領域１
０１０はＴ１およびＴ２に対するエミツタ接地と
して働く。領域１０１４および１０１４ＡはＴ１
およびＴ２のベース領域として働く領域１００４
に対する低抵抗接触領域として働くことができる
n⁺形領域である。領域１０１４および１０１４
ＡはまたＴ１およびＴ２の右および左にＴ１およ
びＴ２として示す横形寄生トランジスタの形成を
制限するように働く。これら他のＴ１およびＴ２
は図示のメモリ・セルを有する共通列のメモリ・
セルの部分である。領域１００４は基板１０００
を横切つて延在し、共通列のメモリ・セルの全て
のＴ１およびＴ２を含む。メモリ・セルの各列は
ｍ個の領域１００４の個々の１つに形成される。
領域１００４いずれも領域１００４を取巻く二酸
化シリコン領域１０１８およびトレンチ１０２０
により他の領域から分離される。別の二酸化シリ
コン領域１０２２がトレンチ１０２０の他方の側
は取巻く。トレンチ領域１０２０は基板１０００
内に延在する。二酸化シリコン領域１０１８およ
び１０２２は下方〜延在してn⁺形層の一部と接
触する。

n^-形エピタキシヤル層の別の部分が１列のメ
モリ・セルの１個のメモリ・セルのトランジスタ
Ｔ３と隣接する列のメモリ・セルの１個のメモ
リ・セルの第２のトランジスタＴ３（図示せず）
を含む領域１０２４として図示される。二酸化シ
リコン領域１０２８は領域１０２４を取巻き、さ
らにn⁺形層へと下方に延在する。トレンチ１０
２０は、領域１０２４を取巻きかつ基板１０００
へと延在する二酸化シリコン領域１０２８を取巻
く。

２個のトランジスタＴ３のエミツタとして働く
n^-形領域１０２４内には、Ｔ３の内の１個のベ
ースであり、さらにｐ形真性ベース領域１０３６
およびp⁺形不純物ベース領域１０３４を含むｐ
形ベース領域１０３０が存在する。ｐ形領域１０
３６内には、Ｔ３の内の１個のコレクタとして働
くn⁺形領域１０３８が存在する。１つのn⁺領域
１０４０がn⁺層へと下方に延在し、２個のＴ３
のためのエミツタ・コンタクトとして働く。この
型の縦形ｎ−ｐ−ｎバイポーラ・トランジスタは
一般に縦形ｎ−ｐ−ｎポリシリコン・ベース・ト
ランジスタとして示される。従来の縦形ｐ−ｎ−
ｐトランジスタでは、下部のｎ形領域はコレクタ
であり、上部のｎ形領域はエミツタである。ここ
では、上部ｎ形領域はコレクタ、下部のｎ形領域
はエミツタである。この型の構造は典型的には
「反転」トランジスタとして示される。例え従来
の縦形ｎ−ｐ−ｎよりも電流利得が低くても、Ｔ
３まえはＴ４に衝突するアルフア粒子が典型的か
つ一般的には多数の電子ホールが発生される前に
ｎ形エピタキシヤル層に浸透するので用いられ
る。この領域がエミツタであれば、それがノード
ＡまたはノードＢに直接結合したコレクタである
ときよりもＡおよびＢにおける電荷の損失の可能
性は小さい。

ｎ形エピタキシヤル層の別の部分を１個のメモ
リ・セルのトランジスタＴ４と、隣接する列のメ
モリ・セルの１個のメモリ・セルのトランジスタ
Ｔ４（図示せず）とを含む領域１０２６として示
す。二酸化シリコン領域１０３０は領域１０２６
を取巻き、さらにn⁺形層の一部分へと下方に延
在する。トレンチ１０２０は二酸化シリコン領域
１０３０を取巻く。二酸化シリコン層１０２２は
トレンチ１０２０を取巻く。トレンチ１０２０は
典型的には誘電体の薄い壁で覆われ、さらにn⁺
形のドープされたポリシリコンまたはポリイミド
で満たされる。

２個のＴ４のエミツタとして働くn^-形領域１
０２６内には、Ｔ４の内の１個のベースであり、
さらにｐ形真性ベース領域１０４６とp⁺形不純
物ベース領域１０４４を含むｐ形ベース領域１０
４２が存在する。領域１０４６内には、Ｔ４の内
の１個のコレクタとして働くn⁺形領域１０４８
が存在する。n⁺形領域１０５０がこのn⁺層へ延
在し、２個のＴ４に対するエミツタとして働く。
この型の縦形トランジスタは実質的にＴ３と同じ
であり、やはり縦形ｎ−ｐ−ｎポリシリコン・ベ
ース・トランジスタとして示される。ビツト線
BLLおよびBLRは領域１０５０（Ｔ４のエミツ
タ）と領域１０４０（Ｔ３のエミツタ）にそれぞ
れ結合する。

第１の電気的結像Ｃ１は領域１００８（Ｔ１の
コレクタ）を領域１０４４（Ｔ４の不純物ベー
ス）に結合し、第２の電気的結像Ｃ２は領域４４
（Ｔ４の不純物ベース）を領域１０３８（Ｔ３の
コレクタ）に結合する。第３の電気的結線Ｃ３は
領域１０１２（Ｔ２のコレクタ）を領域１０３４
（Ｔ３の不純物ベース）に結合する。第４の電気
的結線Ｃ４は領域１０３４（Ｔ４の不純物ベー
ス）を領域１０４８（Ｔ４のコレクタ）に結合す
る。Ｃ１およびＣ３は好ましくはp⁺形導電ポリ
シリコンであり、Ｃ２およびＣ４は好ましくは導
電性金属である。

Ｔ１およびＴ２は待機中は線形領域で作動する
ので、ポリシリコン・ベース形の縦形ｎ−ｐ−ｎ
トランジスタを上部にあるエミツタおよび下方に
あるコレクタに用いることができる。上部の縦形
ｎ−ｐ−ｎトランジスタ上のエミツタは一層高い
順方向電流利得（β）を有するので、このことは
アクセスタイムを増大させる。

次に第５図を参照すると、メモリ・システム１
００が示され、このメモリ・システム１００はメ
モリ・アレイ左MAL、メモリ・アレイ右MAR、
ビツト線およびソース線デコーダ１０２、ワード
線デコーダおよびドライバ１０４、ビツト線・ソ
ース線回路および読取り／書込み回路１０６、セ
ンス増幅器回路およびドライバ回路１０８、読取
り／書込み受信回路１１０、および入力データ受
信回路１１２から成る。MALおよびMARはそ
れぞれ第１図のアレイ１０の構成を有し、実質的
に同一である。MALおよびMARは一緒になつ
てｍ行×2n列に配置された2m×ｎ個のメモリ・
セルから成るｍワード×2nビツトのメモリ・ア
レイを形成する。MALおよびMARを用いる１
つの理由はアクセスタイムを改善するようにワー
ド線の容量性負荷を一層低くできるからである。
メモリ・システム１００のデコーダおよび回路は
第１０図のメモリ・アレイを作動するのに必要な
電圧レベルおよび電流を供給するようになつてい
る。

入力アドレス情報は１０２および１０４に入
り、それらはMALの所望される任意のワード線
およびMARの対応するワード線、さらに１対以
上のビツト線をそれぞれ選択するので、MALお
よびMARの任意のワード線の任意のメモリ・セ
ルをアクセスすることができる。１０２および１
０４はまた待機動作を容易にする。MALおよび
MARはそれぞれメモリ・セルの各列に関連する
２本のビツト線を有する。MALはビツト線
BLLL１，BLLR１，BLLL２，BLLR２、……
BLLLn，BLLRnを有し、MARはビツト線
BLRR１，BLRL２，BLRR２、……BLRLn，
BLRRnを有する。MALおよびMARはそれぞれ
メモリ・セルの各列に関連するソース線を有す
る。MALは選択線SLL１，SLL２、……SLLnを
有し、MARは選択線SLR１，SLR２、……
SLRnを有する。全てのソース線およびビツト線
は１０６に結合する。

１０２の出力端子は１０６の入力端子に結合す
る。１０６の出力端子は１０８の入力端子に結合
する。１１０の出力端子は１１２の入力に結合す
る。ワード線アドレス入力信号は１０４のワード
線入力アドレス端子に印加される。ビツト線アド
レス入力信号は１０２のビツト線入力アドレス入
力端子に印加される。読取り／書込み入力信号は
１１０の読取り／書込み入力端子に印加される。
メモリ・セルに入力されるデータを含むデータ信
号が１１２のデータ入力端子に印加される。１１
２の出力端子は１０６の入力端子に結合する。

１０４は入力ワード・アドレス・データを解読
し、さらに両方のメモリ・アレイの同じ１本のワ
ード線を選択してその電圧を予め選択された値に
設定し、他の全てのワード線の電圧を予め選択さ
れた値に設定するようになつている。１０４はま
た待機動作中同じ電圧を全てのワード線に印加す
るようになつている。１０２はその入力端子に印
加されたアドレス・データのデータにより決定に
従つてメモリ・アレイのどの選択線およびビツト
線対が選択されるかを示す出力信号を発生するよ
うになつている。１０６は１０２から受取られた
データに応答し、さらに情報を任意のメモリ・セ
ルに書込みまたはそこから読取ることができるよ
うにソース線およびビツト線の電圧を適正な値に
設定するようになつている。１０８は１個以上の
選択されたメモリ・セルから読取られた情報を受
取つて「１」または「０」のどちらを記憶するか
を決定し、このデータをそのデータ出力端子に送
る。１１０はその読取り／書込み入力端子におい
て読取りまたは書込み信号を受取り、１１２に結
合された出力端子に読取りまたは書込み信号を発
生する。１１２は書込み信号がその入力端子に存
在するときにはそのデータ入力端子に印加される
データを１０６に結合させず、さらに読取り信号
が１１２から受取られるときにはデータ入力信号
を１０６に到達させない。

１００のデコーダおよび回路は通常のものであ
り、メモリ・システムの一部として市場で入手で
きる。

MCは1.2ミクロンの設定規を用いてほぼ235平
方ミクロンに作ることができる。1.2ミクロン設
計定規を用いて標準のIILメモリ・セルを作るの
に必要な面積より４％だけ大きいにすぎない。
MCは標準的IILメモリ・セルより高速で安定性
が高く、読取り電流ｎ増大と許容損失の間の釣合
も一層良好である。81920個のメモリ・セルを有
するメモリ・システム１００は1.5ミクロン設計
定規を用いてほぼ36平方ミリメータに作ることが
できる。

次に第６図を参照すると、ｍ行×ｎ列に配置さ
れたメモリ・セルMCaから成る半導体メモリ・
アレイ１０ａが示される。ここで、ｍおよびｎは
正の整数である。MCaに続く数字はアレイにお
ける各メモリ・セルのロケーシヨンを示す。例え
ば、MCa１１は第１行、第１列にあるメモリ・
セルを表わし、MCaMNは第ｍ行、第ｎ列にあ
るメモリ・セルを表わす。アレイはｎ対のビツト
線BLaを備える。メモリ・セルのｎ列の各列はそ
れに関連した独立した一対のビツト線BLaを有す
る。MCaの左側のビツト線はBLaL、MCaの右
側のビツト線はBLaRである。

BLaLまたはBLaRと続く数字はBLaがどの列
に関連するかを示す。例えば、第１列のメモリ・
セルMCa１１，MCa２１、……MCam１はそれ
らと関連してビツト線BLaL１およびBLaR１を
有し、第ｎ列のメモリ・セルにMCa１ｎ，MCa
２ｎ、……MCamnはそれらと関連してビツト線
BLaLnおよびBLaRnを有する。アレイはさらに
MCaの各行に関連する独立したワード線WLA
１、を有するｍ本のワード線WLA２、……
WLaMを備える。例えば、WLa２はMCa２１、
MCa２２、……MCa２ｎから成る第２行のメモ
リ・セルに関連する。アレイ１０ａは高密度ラン
ダムアクセス準スタテイツクメモリとして有用で
ある。

各MCaはある導電形の２個のバイポーラ・ト
ランジスタと反対の導電形の２個のバイポーラ・
トランジスタから成る。説明のための一例におい
て、ある導電形のトランジスタは積形ｐ−ｎ−ｐ
トランジスタＴ１ａおよびＴ２ａ、反対の導電形
のトランジスタは縦形ｎ−ｐ−ｎトランジスタＴ
３ａおよびＴ４ａであると仮定する。全ての
MCaの構造はMCa１１に対し示すものと同じで
ある。第７図は単一シリコン基板（本体）上に作
られたアレイ１０ａの一部分の半導体実施例の
MCaの平面図を示す。第８および第９図はそれ
ぞれ線Aa−AaおよびBa−Baに沿つたアレイの
一部分の断面図を示す。

各MCaにおいて、Ｔ１ａのコレクタはＴ３ａ
のコレクタ、Ｔ４ａのベースおよびノードAaに
結合する。Ｔ２ａのコレクタはＴ４ａのコレク
タ、Ｔ３ａのベース、およびノードBaに結合す
る。Ｔ１ａおよびＴ２ａのベースは共に共通ワー
ド線に結合する。Ｔ１ａおよびＴ２ａのエミツタ
はビツト線BLaおよびBLaRに結合する。Ｔ３ａ
およびＴ４ａのエミツタは共に共通線と、典型的
には固定電圧レベルVfixaに結合するノードＣと
に結合する。Ｔ３ａおよびＴ４ａは交差結合した
ベースを有し、実質的にフリツプ・フロツプとし
て働く。Ｔ１ａおよびＴ２ａはそれぞれＴ３ａお
よびＴ４ａに対する負荷素子として働く。典型的
には、Ｔ３ａを介する導通を支えるためのベース
電流をＴ２ａにより供給されて電流がＴ１ａおよ
びＴ３ａを流れるか、またはＴ４ａを介する導通
を支えるためのベース電流をＴ１ａにより供給さ
れて電流がＴ２ａおよびＴ４ａを流れる。セルは
電流がＴ１ａおよびＴ３ａを流れるとき「１」を
記憶し、電流がＴ２ａおよびＴ４ａを流れるとき
「０」を記憶するものとして定義される。

動作のサイクルは待機部分から開始し、次にア
クセス（読取りおよび書込み）部分が続き、さら
に待機部分が次に続く。待機では、WLaは典型
的には1.0ボルトにある。BLaLおよびBLaRは共
にほぼ1.6ボレトである。ノードＣは0.2ボルトに
保たれる。ゼルが「１」を記憶すると仮定する
と、電流がＴ１ａおよびＴ３ａを流れ、Ｔ２ａは
Ｔ３ａに対するベース電流源として働く。Ｔ１ａ
およびＴ２ａのエミツタ・ベース接合には0.6ボ
ルトの順バイアスがかかり、したがつてＴ１ａお
よびＴ２ａを介する低レベル導通を許容するのに
十分な順バイアスがこれらの接合にかかる。端子
Baはほぼ＋0.82ボルト、端子Aaはほぼ＋0.22ボ
ルトである。＋0.82ボルトにあるコレクタが＋
0.22ボルトにあるベースに対して0.60ボルトだけ
順バイアスされるので、Ｔ３ａは飽和状態で導通
しかつ作動する。Ｔ１ａおよびＴ２ａは両方のコ
レクタ・ベース接合が逆バイアスされるので線形
領域で導通する。

待機中は、セルにより発生される電流の量は比
較的小さく、比較的容易に遮断できる。飽和状態
で作動しているときのＴ３ａまたはＴ４ａの順方
向電流利得（β）は典型的には１をそれほど越え
ない。したがつて、セルが「１」を記憶するとき
は、MCaを流れる電流より小さいかその半分に
近い電流がＴ２ａを流れる。端子Baに衝突する
アルフア粒子は端子Baの電圧を＋0.82ボルトか
ら0.2ボルトへ減少する電子ホール対の発生を引
起す。このことはＴ３ａのエミツタ・ベース接合
にかかる順バイアスを急速かつ相当に低減する効
果を有する。したがつて、このことはある短期間
の間Ｔ３ａおよびＴ４ａの不導通をもたらし得
る。線形領域で作動しているＴ２ａは高速応答電
流源として働き、Ｔ３ａがターンオフするのを防
ぐように端子Aaの電圧を急速に再設定する。し
たがつて、メモリ・セルはアルフア粒子に対して
良好な安定性を有する。標準的IILメモリ・セル
の負荷のインジエクタｐ−ｎ−ｐの場合における
ように、Ｔ２ａが待機中に飽和状態で作動するも
のとすると、それはＴ３ａの導通を保持するほど
十分速く作動しない比較的応答の遅い電流源にな
り、したがつて、メモリ・セル内の正しい記憶情
報を保護するであろう。

上述の従来技術のところで論じた標準的IILメ
モリ・セルは、横形ｐ−ｎ−ｐトランジスタと縦
形ｎ−ｐ−ｎトランジスタとをｐ−ｎ−ｐトラン
ジスタのベースおよびｎ−ｐ−ｎトランジスタの
エミツタに対して共通のn^-形領域を用いて合体
することにより適度の寸法を得る。このことは等
価なｐ−ｎ−ｐトランジスタＴ２ａを待機中飽和
状態で強制的に作動させ、そのため安定性の問題
を生じる。本発明のこのメモリ・セルは標準的
IILメモリ・セルよりわずかに広い面積に作るこ
とができるが、ｐ−ｎ−ｐのベースをｎ−ｐ−ｎ
のエミツタに結合せず、したがつてｐ−ｎ−ｐを
待機中線形領域で作動させ、これにより安定性が
向上する。

所与の行のMCaの１個または最大全てのMCa
さえ同時にアクセス（読取りまたは書込み）でき
る。選択されたMCaのBLaL、BLaおよびWLa
の電圧はそれぞれ0.4、0.4および0.2ボルトに変更
される。他の全てのBLaLおよびWLaはそれぞれ
0.8、0.8および1.0ボルトに設定される。MCaが
「１」を記憶するときは、ノードBaは瞬間的に＋
0.8ボルトを越えて充電され、ノードAaはほぼ＋
0.22ボルトにある。このことはＴ２ａのコレク
タ、ベースはそれぞれ＋0.82および＋0.2ボルト
を越え、エミツタは約＋0.4ボルトであることを
意味する。したがつて、Ｔ２ａのコレクタ・ベー
ス接合は＋0.62ボルトより大きく順バイアスさ
れ、Ｔ２ａのエミツタ・ベース接合は＋0.2ボル
トだけバイアスされるにすぎない。これらの状態
はＴ２ａのコレクタからエミツタへ向かう電流
（正の電流）を生じる。これは電流が通常ｐ−ｎ
−ｐトランジスタを流れるのとは逆方向であり、
したがつてコレクタおよびエミツタは効果的に逆
転する。Ｔ２ａを通るこの電流はノードBaが＋
0.8ボルトより下まで放電し、したがつてＴ２ａ
のコレクタ（エミツタ）・ベース接合にかかる順
バイアスが＋0.6ボルトの順バイアスより下に減
少するまで継続する。BLaRへのこの電流パルス
はこのメモリ・セルに記憶された「１」の読取り
を表わす。それぞれ＋0.22、＋0.2および＋0.4ボル
トであるＴ１ａのコレクタ、ベースおよびエミツ
タの電圧はＴ１ａを正常または逆方向に導通させ
るには不十分である。したがつて、BLaL上には
電流パルスはない。セルが「０」を記憶するとき
は、読取りの間電流パルスがBLaL上に発生さ
れ、BLaR上には全く発生されない。

選択されたMCaと同じ列の選択されなかつた
全てのMCaはバイアスを解かれ、記憶情報を
各々のノードAaおよびBaに関連する寄生キヤパ
シタンス（図示せず）の電圧として保持する。選
択されたMCaと同じ行の選択されなかつた全て
のMCaは記憶された情報を能動的に保持する。
選択されたMCaと同じ行または列以外の選択さ
れなかつた全てのMCaは実質的にバイアスを解
かれ、記憶情報を各々のノードAaおよびBaに関
連する寄生キヤパシタンスの電圧として保持す
る。

選択されたWLa、全てのBLaLおよびBLaRは
所与の行のMCaの全てのMCaを読取るためにそ
れぞれ0.2、0.4および0.4ボルトに設定される。た
だ１個のMCaが選択された場合と同じように、
選択された行の各MCaにおいて読取りが行なわ
れる。選択されなかつた全てのMCaは記憶情報
をノードAaおよびBaに関連する寄生キヤパシタ
ンスの電圧として保持する。

読取ではなくセルに「０」を書込むには、選択
されたセルのWLa、BLaLおよびBLaRはそれぞ
れ0.2、1.6および0.4ボルトに設定され、選択され
なかつた全てのWLa、BLaLおよびBLaRはそれ
ぞれ1.0、0.8および、0.8ボルトに設定される。こ
れはＴ１ａにバイアスをかけ、Ｔ２ａのバイアス
を解く。その結果、Ｔ３ａへのベース電流は遮断
され、Ｔ３ａは導通を停止する。ノードAaの電
圧はＴ４ａのエミツタ・ベース接合がそのコレク
タ、エミツタ間に導通を生じるほど十分に順バイ
アスされまで増大する。Ｔ４ａはノードBaがほ
ぼ0.2ボルトまで放電されるまで導通し続ける。
ノードAaは0.82ボルトを越えるレベルまで充電
し、その電圧レベルに留まる。書込み中はダイオ
ード電流のみがＴ４ａを流れる。次に待機動作が
開始し、１ａおよびＴ２ａのエミツタ・ベース接
合を順バイアスし、Ｔ２ａおよびＴ４ａにDC電
流を通流させる。これはMCaにおける「０」の
記憶である。「１」を書込むには、BLaLおよび
BLaRの電圧を交換する。選択されたWLaの他の
全てのMCaは全てのビツト線を「１」または
「０」の書込みに対応する値に設定することによ
り同時に書込むことができる。選択されなかつた
全てのセルは記憶情報を待機中に効果的に存在す
ることの結果として、ノードAaおよびBaの寄生
キヤパシタンスの電圧として保持する。

全てのノードAaおよびBaの電圧をセルに記憶
された情報を画定する完全なレベルに確実に戻す
ため、読取りまたは書込み動作の次に待機動作が
続く。

公称エミツタ・ベース電圧がほぼ0.9ボルトか
それより大きい場合は、MCaのトランジスタを
流れる過大な電流を制限するためビツト線と直列
に抵抗（図示せず）を用いる。

標準的IILメモリ・セルを作るのに必要とされ
るよりほぼ12％大きいだけの面積のシリコン
MCaを作ることができる。MCaは標準的IILメモ
リ・セルの安定性およびビツト線偏倚の問題を持
たず、より高速な動作と読取り信号の大きさの増
大および許容損失間の良好な釣合をもたらす。

次に第７、第８および第９図を参照すると、平
面図、第７図の線Aa−Aaを介する第１の断面
図、および第７図の線Ba−Baを介する第２の断
面図が示される。アレイ１０ａはp^-形シリコン
基板１０００ａから作り始めるものとして示さ
れ、その上部にはn⁺形層があり、それを覆つて
n^-形エピタキシヤル層がある。図示された各半
導体領域はそれがｐ形導電であるかｎ形導電であ
るか表示される。n⁺形層とn^-形エピタキシヤル
層の分離された部分はMCbのトランジスタの部
分を形成するのに用いる。

領域１００４ａと表示された細長い部分は例示
的なメモリ・セルおよび共通な行のメモリ・セル
の全てのメモリ・セルの横形ｐ−ｎ−ｐトランジ
スタＴ１ａおよびＴ２ａを含む。領域１００４ａ
はＴ１ａおよびＴ２ａの両方のn^-形ベースとし
て働く。領域１００４ａのn^-形またはn⁺形部分
により互いに離隔されて、p⁺領域１００８ａ，
１０１０ａ、１０１２ａおよび１０１４ａがあ
る。領域１００８ａおよび１０１４ａはそれぞれ
Ｔ１ａおよびＴ２ａのコレクタ領域として働く。
領域１０１０ａおよび１０１２ａはそれぞれＴ１
ａおよびＴ２ａのエミツタとして働く。領域１０
１６ａおよびび１０１８ａはＴ１ａまたはＴ２ａ
と図示のセルと同じ行のメモリ・セルにある他の
任意のＴ１ａおよびＴ２ａとの間における寄生キ
ヤパシタンスの形成を禁止するように働く。１０
２０ａと表示されたエピタキシヤル層の別の細長
い部分は図示されたセルのトランジスタＴ３ａお
よびＴ４ａと共通行のメモリ・セルの他の全ての
Ｔ３ａおよびＴ４ａを含む。それは基板の主表面
からp^-基板自体へ延在するトレンチ１０２２に
より領域１００４ａから分離される。典型的に
は、トレンチ１０２２ａの両側には、n⁺形層へ
延在する二酸化シリコン領域（図示せず）が存在
する。領域１０２０ａはn⁺形層の一部分により
分離されてＴ３ａおよびＴ４ａのベースとして働
く２つのp⁺領域１０２４ａおよび１０２６ａを
含む。領域１０２８ａはその中にＴ３ａのコレク
タとして働くn^-形領域１０２８ａを含む。領域
１０２４ａはその中にＴ４ａのコレクタとして働
くn⁺形領域１０３０ａを含む。Ｔ３ａはn⁺エミ
ツタ領域１０２８ａと、p⁺ベース領域１０２６
ａと、ベース領域１０２６ａの下方にあつてn⁺
層に接触しかつＴ３ａのエミツタとして働くn^-
エピタキシヤル層の一部とを含む。Ｔ４ａはn⁺
領域１０３０ａと、p⁺ベース領域１０２４ａと、
ベース領域１０２４ａと、ベース領域１０２４ａ
の下方にあつてn⁺層と接触しかつＴ４ａのエミ
ツタとして働くn^-形エピタキシヤル層の一部分
とを含む。したがつて、Ｔ３ａおよびＴ４ａのエ
ミツタは互いに結合する。ビツト線BLaLおよび
BLaRは領域１０１０（Ｔ１ａのエミツタ）およ
び１０１２ａ（Ｔ２ａのエミツタ）に結合する。
細長い領域１００４ａは図示されたセルに対する
ワード線として働き、それぞれＴ１ａおよびＴ２
ａのベースに結合する。細長い領域１０２０ａは
図示されたセルに対する共通復帰線として働き、
さらにトランジスタＴ４ａおよびＴ３ａのエミツ
タとしてもそれぞれ働く。第１の導体Ｃ１ａはＴ
１ａのコレクタ（領域１００８ａ）をＴ３ａのベ
ース（領域１０２４ａ）とＴ３ａのコレクタ（領
域１０２８ａ）に結合する。第２の導体Ｃ２ａは
Ｔ２ａのコレクタ（領域１０１４ａ）をＴ４ａの
コレクタ（領域１０３０ａ）とTaのベース（領
域１０２６ａ）に結合する。

次に第１０図を参照すると、ｍ行×ｎ列に配置
されたメモリ・セルMCbから成る半導体メモ
リ・アレイ１０ｂが示される。ここで、ｍおよび
ｎは正の整数である。MCbに続く数字はアレイ
における各メモリ・セルのロケーシヨンを示す。
例えば、MCb１１は第１行、第１列にあるメモ
リ・セルを表わし、MCbMNは数ｍ行、、第ｎ列
にあるメモリ・セルを表わす。アレイはｍ対のビ
ツト線BLbを備える。第ｍ列のメモリ・セルの各
列はそれらに関連する独立した一対のビツト線
BLbを有する。MCbの左側のビツト線はMLbL、
MCbの右側のビツト線はBLbRである。BLbLま
たはBLbRに続く数字はBLbがどの列に関連する
かを示す。例えば、第１例のメモリ・セルMCb
１１，MCb２１、……MCbmlはそれらに関連し
てビツト線BLbL１およびLbR１を有し、第ｎ列
のメモリ・セルMCb１ｎ，MCb２ｎ、……
MCbmnはそれらに関連してビツト線BLbLnおよ
びBLbRnを有する。アレイはMCbの各列に関連
する１本の独立したソース線を有するｎ本のソー
ス線SLb１，SLb２、……SLbnを備える。例え
ば、SLb２はMCb２２、……MCbM２から成る
第２列のメモリ・セルと関連する。アレイはさら
にMCbの各行に関連する１本の独立したワード
線を有するｍ本のワード線WLb１，WLb２、…
…WLbmを備える。例えば、WLb２はMCb２
１，MCb１２，MCb２２…MCb２ｎら成る第２
行のメモリ・セルに関連する。アレイ１０ｂは高
密度ランダムアクセス準スタテイツクメモリとし
て有用である。各MCbはある導電形の４個のバ
イポーラ・トランジスタとそれと反対の導電形の
２個のバイポーラ・トランジスタから成る。説明
のための一例では、ある導電形のトランジスタは
横形ｐ−ｎ−ｐトランジスタＴ１ｂ，Ｔ２ｂ，Ｔ
５およびＴ６であり、それと反対の導電形のトラ
ンジスタは縦形ｎ−ｐ−ｎトランジスタＴ３ｂお
よびＴ４ｂであると仮定する。全てのMCbの構
造はMCb１１に対して図示されたものと同じで
ある。第１１図は単一シリコン基板（本体）上に
作られたアレイ１０ｂの一部の半導体実施例
MCbの平面図を示す。第１１および第１２図は
それぞれ第１０図の線Ab−AbおよびBb−Bbに
沿つたメモリ・アレイ１０ｂの断面図を示す。

各MCbにおいても、Ｔ１ｂのコレクタはＴ３
ｂのコレクタ、Ｔ４ｂのベース、Ｔ５のコレクタ
およびノードAbに結合する。Ｔ２ｂのコレクタ
はＴ４ａのコレクタ、Ｔ３ｂのベース、Ｔ５のコ
レクタおよびノードBbに結合する。Ｔ１ｂおよ
びＴ２ｂのエミツタは共にソース線SLbに結合す
る。Ｔ３ｂおよびＴ４ｂのエミツタはノード（ｂ
および固定電圧Vfixbに結合する。Ｔ５およびＴ
６のエミツタはそれぞれビツト線BLbLおよび
BLbRに結合する。Ｔ５およびＴ６のエミツタお
よびコレクタＴ５およびＴ６を流れる電流が逆転
するとき効果的に逆転する。Ｔ３ｂおよびＴ４ｂ
は交差結合したベースを有し、実質的にフリツ
プ・フロツプとして働く。Ｔ１ｂおよびＴ２ｂは
それぞれＴ３ｂおよびＴ４ｂの負荷素子として働
き、さらにそれぞれＴ４ｂおよびＴ３ｂのベース
電流源として働く。典型的には、Ｔ３ｂを介する
導通を支えるためのベース電流をＴ２ｂにより供
給されて電流がＴ１ｂおよびＴ３ｂを流れるか、
またはＴ４ｂを介する導通を支えるためのベース
電流をＴ１ｂにより供給されて電流がＴ２ｂおよ
びＴ４ｂを流れる。セルは電流がＴ１ｂおよびＴ
３ｂを通つて流れるとき「１」を記憶し、電流が
Ｔ２ｂおよびＴ４ｂを通つて流れるとき「０」を
記憶するものと定義される。

動作のサイクルは待機部分から開始し、次にア
クセス（読取りまたは書込み）部分が続き、さら
にその次に待機部分が続く。待機では、WLbは
典型的には1.0ボルトにあり、SLbは1.6ボルトに
ある。BLbLおよびBLbRは共にほぼ0.4ボルトで
あり、Vfixb＝0.2ボルトである。セルが「１」を
記憶するものと仮定すると、電流がＴ１ｂおよび
Ｔ３ｂを通つて流れ、Ｔ２ｂはＴ３ｂに対するベ
ース電流源として働く。Ｔ１ｂおよびＴ２ｂのエ
ミツタ・ベース接合には0.6ボルトの順バイアス
がかかり、したがつて、Ｔ１ｂおよびＴ２ｂを介
する低レベル導通を許容するのに十分な順バイア
スがこれらの接合にかかる。端子Bbはほほ＋
0.82ボルトにあり、端子Abはほぼ＋0.22ボルトに
ある。＋0.82ボルトにあるコレクタが＋0.22ボル
トにあるベースに対して0.60ボルトだけ順バイア
スされるので、Ｔ３ｂは飽和状態で導通しかつ作
動する。両方のコレクタ・ベース接合が逆バイア
スされるので、Ｔ１ｂおよびＴ２ｂは線形領域で
導通する。Ｔ５およびＴ６のエミツタ・ベースお
よびコレクタ・ベース接合は全て逆バイアスさ
れ、したがつてＴ５およびＴ６は導通しない。

待機中は、セルにより発生される電流の量は比
較的小さく、比較的容易に遮断することができ
る。飽和状態で作動しているときのＴ３ｂまたは
Ｔ４ｂの順方向電流利得（β）は典型的には１よ
りそれほど大きくない。したがつて、セルが
「１」を記憶するときは、MCbを流れる電流より
小さいがその半分に近い電流がＴ２ｂを流れる。
端子Bbに衝突するアルフア粒子は端子Bbの電圧
を＋0.82ボルトからVfixb上を＋0.2ボルトに向け
て減少する電子ホール対を発生させる。これはＴ
３ｂのエミツタ・ベース接合にかかる順バイアス
を急速かつ相当に低減する効果を有する。したが
つて、この結果、ある短時間の間Ｔ３ｂおよびＴ
４ｂが不導通になることがあり得る。線形領域で
動作しているＴ２ｂは高速応答電流源として働
き、Ｔ３ｂがターンオフするのを妨げるように端
子Abの電圧を急速に再設定する。したがつて、
メモリ・セルはアルフア粒子に対して比較的良好
な安定性を有する。標準的IILメモリ・セルの負
荷インジエクタｐ−ｎ−ｐの場合におけるよう
に、Ｔ２ｂが待機中飽和状態で作動するものとす
ると、それは必ずしもＴ３ｂを導通状態に保つほ
ど十分速く作動するとは限らない比較的応答の遅
い電流源になり、したがつて、メモリ・セル内の
正しい記憶情報を保護する。

上述の従来技術のところで論じた標準的IILメ
モリ・セルは横形ｐ−ｎ−ｐトランジスタと縦形
ｎ−ｐ−ｎトランジスタとを、ｐ−ｎ−ｐトラン
ジスタのベースおよびｐ−ｎ−ｐトランジスタの
エミツタに対して共通のn^-形領域を用いること
により合体することにより、適度に寸法を達成す
る。このことは等価なｐ−ｎ−ｐトランジスタＴ
２ｂを待機中飽和状態で強制的に作動させ、その
ため重大な安定性の問題を生じる。本発明のこの
メモリ・セルは標準的IILメモリ・セルとほぼ同
じ面積のシリコンに作ることができるが、ｐ−ｎ
−ｐトランジスタのベースをｎ−ｐ−ｎトランジ
スタのエミツタに結合せず、したがつて、待機中
ｐ−ｎ−ｐトランジスタを線形領域で作動させ、
安定性が向上する。

所与の行のMCbの１個または最大全てのMCb
までを同時にアクセス（読取りまたは書込み）す
ることができる。このセルのSLbおよびMLbの
電圧はそれぞれ＋1.1ボルトおよび＋0.2ボルトに
変更される。他の全てのSLbおよびWLbはそれ
ぞれ0.4ボルトおよび＋1.0ボルトに設定される。
Ｔ１ｂおよびＴ２ｂのエミツタ・ベース接合が待
機中は軽く順バイアス（＋0.6ボルト）されただ
けなのに対して強く順バイアス（＋0.9ボルト）
された点以外は、待機中Ｔ１ｂ，Ｔ２ｂ，Ｔ３ｂ
およびＴ４ｂに対して存在したのと同じ基本的状
態が依然として存在する。このことはＴ１ｂおよ
びＴ３ｂを流れる相当大きな電流をもたらし、Ｔ
３ｂを介する導通を支えるためのＴ２ｂを流れる
相当大きな電流をもたらす。ノードBbは＋0.82
ボルトを越えて充電され、Ｔ６のベースは0.2ボ
ルトにあり、Ｔ６のエミツタはほぼ＋0.4ボルト
にある。このことはＴ６のコレクタ・ベース接合
を0.6ボルトより大きく順バイアスし、一方、エ
ミツタ・ベース接合はほぼ＋0.2ボルトだけ順バ
イアスされるにすぎない。Ｔ６のエミツタおよび
コレクタは正の電流がＴ６を通つてノードBbか
らBLbRへ流れるように逆になる。Ｔ５のエミツ
タ・ベース接合はほぼ＋0.2ボルトだけ順バイア
スされるにすぎず、Ｔ５のコレクタ・ベース接合
はほぼ＋0.1ボルトだけ逆バイアスされる。した
がつて、Ｔ５はバイアスを解かれる。BLbR上の
導通が検出され、MCbに記憶されている「１」
を表示する。「０」が記憶されているときは、Ｔ
５は逆方向にバイアスされて電流がＴ５を流れ、
Ｔ６はバイアスを解かれる。

選択されたワード線は全てのMCbの読取りが
所望されるときは、全てのSLbは1.1ボルトに設
定され、選択されたWLbは0.2ボルトに設定され、
全てのBLbLおよびBLbRはほぼ0.4および0.45ボ
ルトの間の電圧になることを許容される。

「０」をMCbに書込むときは、セルのMCbお
よびSLbはそれぞれ0.2および0.4ボルトに設定さ
れ、BLbLおよびBLbRはそれぞれ1.1および0.4ボ
ルトに設定された。このことはＴ５をバイアスし
て電流を正常な流れに対して逆方向に流れさせる
ので、ノードAbは＋0.82ボルトを越えて設定さ
れ、Ｔ４はバイアスされて導通を開始する。Ｔ６
はバイアスを解かれ、したがつてノードBbの電
圧には何も影響を与えない。「１」を書込むとき
は、BLbLおよびBLbRはそれぞれ＋0.4および1.1
ボルトに設定される。これによりＴ６およびＴ３
はバイアスされ、両方共導通する。

第１０図のメモリ・アレイ１０ｂは、ワード線
WLbに平行になるように選択線SLbを90度回転
することにより完全にスタテイツクにすることが
できる。このときは前に必要とされたｎ本のSLb
の代りにｍ本のSLbが必要となる。これらの水平
SLb（図示せず）は共通な行の各MCbのＴ１ｂお
よびＴ２ｂのエミツタに結合する。待機動作中
は、この変形されたアレイは実質的に元のものと
同じように働く。アクセス動作中は、選択された
WLおよびSLの全てのMCbは起動され、他の全
てのMCbは通常の待機動作中と同じように動作
する。したがつて、水平SLbについては、アレイ
１０ｂは完全にスタテイツクになり、実質的に待
機動作は必要でない。アクセスタイムは所望なだ
け長くできる。水平SLbには不利な点が生じる。
アレイの全体的レイアウトは幾分複雑であり、し
たがつて、その寸法は垂直SLbの場合よりも大き
くなると見込まれる。さらに、起動された（アク
セスされた）行のメモリ・セルのＴ１ｂおよびＴ
２ｂのエミツタ・ベース接合のあるものにより電
流の歪（ホギング）が発生されるかも知れない。

次に第１１、第１２および第１３図を参照する
と、平面図、第１１図の線Ab−Abを介する第１
の断面図、第１１図の線Bb−Bbを介する第２の
断面図が示される。アレイ１０ｂはp^-形シリコ
ン基板１０００ｂから作り始めるものとして示さ
れ、その上部にはn⁺形層があり、さらにそれを
覆つてn^-形エピタキシヤル層がある。n⁺形層お
よびn^-形エピタキシヤル層の分離された部分は
MCbのトランジスタの部分を形成するのに用い
られる。図示された各半導体領域はそれがｐ形導
電であるからｎ形導電であるか表示される。

領域１００４ｂとして表示されるn^-形エピタ
キシヤル層の細長い部分は第１０図の例示のため
のメモリ・セルと共通行のメモリ・セルの全ての
メモリ・セルの横形ｐ−ｎ−ｐトランジスタＴ１
ｂ，Ｔ２ｂ，Ｔ５およびＴ６を含む。領域１００
４ｂはＴ１ｂ，Ｔ２ｂ，Ｔ５およびＴ６のn^-形
エピタキシヤル層として働く。領域１００４ｂの
n^-形部分により互いに離隔されて、p⁺形領域１
００８ｂ，１００ｂ，１０１２ｂ，１０１４ｂお
よび１０１６ｂがある。領域１０１０ｂおよび領
域１０１４ｂはそれぞれＴ１ｂおよびＴ２ｂのコ
レクタ領域として働く。領域１０１２ｂはそれぞ
れ１ｂおよびＴ２ｂのエミツタとして働く。領域
１００８ｂおよび１０１６ｂはそれぞれトランジ
スタＴ５およびＴ６のエミツタとして働き、さら
にビツト線BLLおよびBLRにそれぞれ結合する。
５つのp⁺形領域を分離する領域１００４ａはn^-
形エピタキシヤル層の一部であり、ワード線
WLaとして、さらにＴ１ｂ，Ｔ２ｂ，Ｔ５およ
びＴ６の共通ベース領域として働く。領域１０１
８ｂ（領域１００８ｂの左側）および領域１０２
０ｂ（領域１０１６ｂの左側）はn⁺形領域であ
り、Ｔ５およびＴ６の間、さらに図示されたメモ
リ・セルと同じ行のメモリ・セルにおけるメモ
リ・セルの他の任意のＴ５およびＴ６（図示せ
ず）の間に寄生キヤパシタンスが形成されるのを
禁止するように働く。

１０２２ｂと表示されたn^-形エピタキシヤル
層の別の細長い部分は図示されたセルのトランジ
スタＴ３ｂおよびＴ４ｂと共通行のメモリ・セル
の他の全てのＴ３ｂおよびＴ４ｂ（図示せず）を
含む。それはトレンチ１０２４ｂにより領域１０
０４ａから分離され、トレンチ１０２４ｂは基板
の主表面からp^-基板自体の中へ延在し、さらに
領域１００４ｂおよび１０２２ｂを取巻く。典型
的には、トレンチ１０２４ｂの両側には、n⁺形
層へ延在する二酸化シリコン領域（図示せず）が
存在する。領域１０２２ｂはn⁺形領域１０２１
の部分により、分離されてそれぞれＴ４ｂおよび
Ｔ３ｂのベースとして働く２つのp⁺領域１０２
６および１０２８ｂを含む。領域１０２１はＴ３
ｂおよびＴ４ｂの間、さらに図示されたものと同
じ行のメモリ・セルにおけるメモリ・セルの他の
Ｔ３ｂおよびＴ４ｂ（図示せず）の間に寄生キヤ
パシタンスが形成されるのを禁止するように働
く。領域１０２４ｂはその中にＴ４ｂのコレクタ
として働くn⁺形領域１０３０ｂを含む。領域１
０２８ｂはその中にＴ３ｂのコレクタとして働く
n⁺形領域１０３２ｂを含む。Ｔ３ｂはn⁺形コレ
クタ領域１０３０ｂとp⁺ベース領域１０２８ｂ
と、さらにベース領域１０２８ｂの下にあつて
n⁺層と接触し、Ｔ３ｂおよびＴ４ｂの共通エミ
ツタとして働くn^-エピタキシヤル層の一部とか
ら成る。Ｔ４ｂはn⁺領域１０３２ｂと、p⁺ベー
ス領域と、さらにベース領域１０２６ｂの下にあ
つてn⁺層と接触し、Ｔ４ｂおよびＴ３ｂのエミ
ツタとして働くn^-形エピタキシヤル層の一部分
とから成る。したがつて、Ｔ３ｂおよびＴ４ｂの
エミツタは互いに結合する。細長い領域１０２２
ｂはＴ３ｂおよびＴ４ｂの共通復帰線およびエミ
ツタとして働く。第１の導体Ｃ１ｂはＴ１ｂのコ
レクタ（領域１０１０ｂ）をＴ４ｂのベース（領
域１０２６ｂ）とＴ３ｂのコレクタ（領域１０３
０ｂ）に結合する。第２の導体Ｃ２ｂのコレクタ
（領域１０１４ｂ）をＴ４ｂのコレクタ（領域１
０３２ｂ）とＴ３ｂのベース（領域１０２８ｂ）
に結合する。

MCbは標準的IILメモリ・セルよりほぼ35％大
きいシリコン面積に作ることができる。それは標
準的IILメモリ・セルより安定していると共にも
つと速い動作をもたらす一方、ビツト偏倚の間題
を有せず、読取り電流の増大と許容損失の間に一
層良好な釣合せをもたらす。

【図面の簡単な説明】

第１図は本発明の一実施例によるメモリ・アレ
イの概略構成図、第２図は第１図のメモリ・アレ
イの半導体実施例の平面図、第３図は第２図の線
Ａ−Ａに沿つた断面図、第４図は第２図の線Ｂ−
Ｂに沿つた断面図、第５図は第１図のメモリ・ア
レイを用いたメモリ・システムの概略構成図、第
６図は本発明の別の実施例によるメモリ・アレイ
の概略構成図、第７図は第６図のメモリ・アレイ
の半導体実施例の平面図、第８図は第７図の線
Aa−Aaに沿つた断面図、第９図は第７図の線
Ba−Baに沿つた断面図、第１０図は本発明のさ
らに他の実施例によるメモリ・アレイの概略構成
図、第１１図は第１０図のメモリ・アレイの半導
体実施例の平面図、第１２図は第１１図の線Ab
−Abに沿つた断面図、第１３図は第１１図の線
Bb−Bbに沿つた断面図である。 １０，１０ａ，１０ｂ……メモリ・アレイ、
MC，MCa，MCb……メモリ・セル、BL，
BLa，BLb……ビツト線、SL，SLa，SLb……
ソース線、WL，WLa，WLb……ワード線、Ｔ
１，Ｔ１ａ，Ｔ１ｂ，Ｔ２，Ｔ２ａ，Ｔ２ｂ……
横形ｐ−ｎ−ｐトランジスタ、Ｔ３，Ｔ３ａ，Ｔ
３ｂ，Ｔ４，Ｔ４ａ，Ｔ４ｂ……縦形ｎ−ｐ−ｎ
トランジスタ、Ａ，Aa、Ab，Ｂ，Ba，Bb……
ノード、１００……メモリ・システム、１０２…
…ビツト線およびソース線デコーダ、１０４……
線デコーダおよびドライバ、１０６……ソース線
回路および読取り／書込み回路、１０８……セン
ス増幅器回路および出力ドライバ回路、１１０…
…読取り／書込み受信回路、１１２……入力デー
タ受信回路。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基体に形成されたメモリ・アレイにお
   いて、 ｍ行、ｎ列のメモリ・セルと、 ｎ対のビツト線であつて、その対の各々が第１
   のビツト線および第２のビツト線からなり、かつ
   セル行の１つに関連するものと、 各々がセル列の１つに関連するｍ本のワード線
   とを有し、 上記メモリ・セルの各々が第１導電形の第１の
   バイポーラ・トランジスタおよび第２のバイポー
   ラ・トランジスタならびに第２導電形の第３のバ
   イポーラ・トランジスタおよび第４のバイポー
   ラ・トランジスタを含み、 上記バイポーラ・トランジスタの各々が１つの
   ベース領域、第１の出力領域および第２の出力領
   域を具備し、 第１のバイポーラ・トランジスタおよび第２の
   バイポーラ・トランジスタのベース領域が共通接
   続され、 第１のバイポーラ・トランジスタの第２の出力
   領域が第３のバイポーラ・トランジスタの第１の
   出力領域および第４のバイポーラ・トランジスタ
   のベース領域に接続され、 第２のバイポーラ・トランジスタの第２の出力
   領域が第４のバイポーラ・トランジスタの第１の
   出力領域および第３のバイポーラ・トランジスタ
   のベース領域に接続され、 第１のバイポーラ・トランジスタおよび第２の
   バイポーラ・トランジスタが上記半導体基体のｍ
   個の第１の部分の１つに形成され、 第３のバイポーラ・トランジスタが上記半導体
   基体の（ｍ×ｎ）個の第２の部分の１つに形成さ
   れ、 第４のバイポーラ・トランジスタが上記半導体
   基体の（ｍ×ｎ）個の第３の部分の１つに形成さ
   れ、 上記第１の部分が上記第２の部分および第３の
   部分から電気的に分離されていることを特徴とす
   るメモリ・アレイ。