JPH02193393A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH02193393A JPH02193393A JP1013640A JP1364089A JPH02193393A JP H02193393 A JPH02193393 A JP H02193393A JP 1013640 A JP1013640 A JP 1013640A JP 1364089 A JP1364089 A JP 1364089A JP H02193393 A JPH02193393 A JP H02193393A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- bit lines
- sense
- belonging
- amplifiers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体記憶装置に関する。
（従来の技術）
ＤＲＡＭ、ＳＲＡＭ等の半導体記憶装置ではメモリセル
からビット線上に読み出される信号のレベルは非常に小
さい、特にＤＲＡＭに代表されるダイナミック型半導体
装置では、メモリセルに増幅作用がないため、この傾向
が著しい、このため、半導体記憶装置では読み出し時に
ビット線上の微少な信号を増幅するための高感度のセン
スアンプが用いられている。
からビット線上に読み出される信号のレベルは非常に小
さい、特にＤＲＡＭに代表されるダイナミック型半導体
装置では、メモリセルに増幅作用がないため、この傾向
が著しい、このため、半導体記憶装置では読み出し時に
ビット線上の微少な信号を増幅するための高感度のセン
スアンプが用いられている。
第３図に従来の半導体記憶装置に於けるセンスアンプ及
びビット線の配置の一例を示す、各センスアンプ１０に
は２本のビット線が接続されている０例えば、第３図に
於いて最上に示されているセンスアンプ１０には、ビッ
ト線ＢＬ、及びビット線ＢＬ、が接続されている。各セ
ンスアンプ１０は読み出し時に２本のビット線上の信号
を差動増幅する。全てのセンスアンプ１０は、図外のセ
ンスアンプ駆動回路からセンスアンプ駆動信号線３０上
に出力されるセンスアンプ駆動信号φによって同時に駆
動される。
びビット線の配置の一例を示す、各センスアンプ１０に
は２本のビット線が接続されている０例えば、第３図に
於いて最上に示されているセンスアンプ１０には、ビッ
ト線ＢＬ、及びビット線ＢＬ、が接続されている。各セ
ンスアンプ１０は読み出し時に２本のビット線上の信号
を差動増幅する。全てのセンスアンプ１０は、図外のセ
ンスアンプ駆動回路からセンスアンプ駆動信号線３０上
に出力されるセンスアンプ駆動信号φによって同時に駆
動される。
（発明が解決しようとする課題）
ところで各ビット線とそれに隣接するビット線との間（
例えばビット線ＢＬ、とビット線ＢＬ、との間）には容
量Ｃ８が存在する。又、各ビット線とその２本隣のビッ
ト線との間には容量Ｃ２が存在する。これらの容量の内
、容量Ｃ８は、対応するビット線間の距離が小さいため
に比較的大きく、ビット線間の容量結合による雑音の主
な原因となっている。半導体装置に於いては年々高集積
化が進められており、それに伴ってビット線間の距離は
ますます小さくなりつつある。このため、メモリセルか
らビット線上に読み出される信号のレベルに比較してビ
ット線間の容量結合に起因する雑音のレベルが無視でき
ないほどに大きくなってきている。このことが半導体記
憶装置を高集積化、大容量化する上で大きな障害となっ
ている。
例えばビット線ＢＬ、とビット線ＢＬ、との間）には容
量Ｃ８が存在する。又、各ビット線とその２本隣のビッ
ト線との間には容量Ｃ２が存在する。これらの容量の内
、容量Ｃ８は、対応するビット線間の距離が小さいため
に比較的大きく、ビット線間の容量結合による雑音の主
な原因となっている。半導体装置に於いては年々高集積
化が進められており、それに伴ってビット線間の距離は
ますます小さくなりつつある。このため、メモリセルか
らビット線上に読み出される信号のレベルに比較してビ
ット線間の容量結合に起因する雑音のレベルが無視でき
ないほどに大きくなってきている。このことが半導体記
憶装置を高集積化、大容量化する上で大きな障害となっ
ている。
本発明はこのような現状に鑑みてなされたものであり、
その目的とするところは、ビット線間の容量結合に起因
する雑音を改善しうる半導体記憶装置を提供することに
ある。
その目的とするところは、ビット線間の容量結合に起因
する雑音を改善しうる半導体記憶装置を提供することに
ある。
（課題を解決するための手段）
本発明の半導体記憶装置は、それぞれが２本のビット線
に接続され且つそれぞれが複数のセンスアンプ群の何れ
かに属する複数のセンスアンプと、該複数のセンスアン
プ群のそれぞれを独立に駆動することができるセンスア
ンプ駆動手段と、該センスアンプ駆動手段によって駆動
されていないセンスアンプ群に属するセンスアンプに接
続されるビット線の電圧を一定に保持する手段とを備え
、各センスアンプ群に属するセンスアンプに接続される
２本のビット線の間に他のセンスアンプ群に属するセン
スアンプに接続されるビット線が配設されており、その
ことにより上記目的が達成される。
に接続され且つそれぞれが複数のセンスアンプ群の何れ
かに属する複数のセンスアンプと、該複数のセンスアン
プ群のそれぞれを独立に駆動することができるセンスア
ンプ駆動手段と、該センスアンプ駆動手段によって駆動
されていないセンスアンプ群に属するセンスアンプに接
続されるビット線の電圧を一定に保持する手段とを備え
、各センスアンプ群に属するセンスアンプに接続される
２本のビット線の間に他のセンスアンプ群に属するセン
スアンプに接続されるビット線が配設されており、その
ことにより上記目的が達成される。
（実施例）
本発明を実施例について以下に説明する。
第１図に本発明の一実施例に於けるセンスアンプ及びビ
ット線の配置を模式的に示す０本実施例では、一連のセ
ンスアンプ１．２．３、・・・の内、センスアンプ駆動
信号線３に接続された奇数番目のセンスアンプ１．３、
・・・ ｎ−１が第１のセンスアンプ群に属し、センス
アンプ駆動信号線４に接続された偶数番目のセンスアン
プ２．４、・・・ｎが第２のセンスアンプ群に属する。
ット線の配置を模式的に示す０本実施例では、一連のセ
ンスアンプ１．２．３、・・・の内、センスアンプ駆動
信号線３に接続された奇数番目のセンスアンプ１．３、
・・・ ｎ−１が第１のセンスアンプ群に属し、センス
アンプ駆動信号線４に接続された偶数番目のセンスアン
プ２．４、・・・ｎが第２のセンスアンプ群に属する。
第１のセンスアンプ群に属するセンスアンプ１．３、・
・・はセンスアンプ駆動信号線３上のセンスアンプ駆動
信号φ、によって駆動される。これに対して、第２のセ
ンスアンプ群に属するセンスアンプ２．４、・・・はセ
ンスアンプ駆動信号線４上のセンスアンプ駆動信号φ２
によって駆動される。
・・はセンスアンプ駆動信号線３上のセンスアンプ駆動
信号φ、によって駆動される。これに対して、第２のセ
ンスアンプ群に属するセンスアンプ２．４、・・・はセ
ンスアンプ駆動信号線４上のセンスアンプ駆動信号φ２
によって駆動される。
センスアンプ１には、２本のビット線ＢＬ、及びＢＬ、
が接続されており、センスアンプ１は図外のメモリセル
又はダミーセルからこれらのビット線上に読み出される
信号を差動増幅する。センスアンプ２にはビット線ＢＬ
２及びＢＬ２が接続されている。センスアンプ１に接続
されているビット線ＢＬ、及びＢＬ、の間にはセンスア
ンプ２に接続されているビット線ＢＬ２が配設されてい
る。他方、センスアンプ２に接続されているビット線Ｂ
Ｌ２及びＢＬ２の間には、センスアンプ１に接続されて
いるビット線ＢＬ、が配設されている０本実施例では、
センスアンプ１に接続されたビット線及びセンスアンプ
２に接続されたビット線の内の、ビット線ＢＬ、とビッ
ト線ＢＬ２とをセンスアンプ１及びセンスアンプ２の近
辺で交差させることにより、このようなビット線の配置
が実現されている。第１のセンスアンプ群に属するセン
スアンプ３及び第２のセンスアンプ群に属するセンスア
ンプ４に接続されているビット線に関しては、同様にし
て、センスアンプ３に接続されているビット線ＢＬ、及
びＢＬ３の間に、センスアンプ４に接続されているビッ
ト線ＢＬ、が配設されている。このように、本実施例で
は、各センスアンプ群のセンスアンプに接続される２本
のビット線の間に、他のセンスアンプ群に属するセンス
アンプに接続されるビット線の内の１本のビット線が配
設されている。
が接続されており、センスアンプ１は図外のメモリセル
又はダミーセルからこれらのビット線上に読み出される
信号を差動増幅する。センスアンプ２にはビット線ＢＬ
２及びＢＬ２が接続されている。センスアンプ１に接続
されているビット線ＢＬ、及びＢＬ、の間にはセンスア
ンプ２に接続されているビット線ＢＬ２が配設されてい
る。他方、センスアンプ２に接続されているビット線Ｂ
Ｌ２及びＢＬ２の間には、センスアンプ１に接続されて
いるビット線ＢＬ、が配設されている０本実施例では、
センスアンプ１に接続されたビット線及びセンスアンプ
２に接続されたビット線の内の、ビット線ＢＬ、とビッ
ト線ＢＬ２とをセンスアンプ１及びセンスアンプ２の近
辺で交差させることにより、このようなビット線の配置
が実現されている。第１のセンスアンプ群に属するセン
スアンプ３及び第２のセンスアンプ群に属するセンスア
ンプ４に接続されているビット線に関しては、同様にし
て、センスアンプ３に接続されているビット線ＢＬ、及
びＢＬ３の間に、センスアンプ４に接続されているビッ
ト線ＢＬ、が配設されている。このように、本実施例で
は、各センスアンプ群のセンスアンプに接続される２本
のビット線の間に、他のセンスアンプ群に属するセンス
アンプに接続されるビット線の内の１本のビット線が配
設されている。
信号線５にはプリチャージ電圧が印加される。
第１のセンスアンプ群のセンスアンプ１．３、・・・に
接続されているビット線は、トランジスタ６１を介して
信号線５に接続されている。他方、第２のセンスアンプ
群のセンスアンプ２．４、・・・に接続されているビッ
ト線は、トランジスタ７１を介して信号線５に接続され
ている。センスアンプ１．３、・・・に接続されている
ビット線は、信号線６に与えられるプリチャージ信号に
よってプリチャージ電圧に充電される。センスアンプ２
．４、・・・に接続されているビット線は、信号線７に
与えられるプリチャージ信号によってプリチャージ電圧
に充電される。
接続されているビット線は、トランジスタ６１を介して
信号線５に接続されている。他方、第２のセンスアンプ
群のセンスアンプ２．４、・・・に接続されているビッ
ト線は、トランジスタ７１を介して信号線５に接続され
ている。センスアンプ１．３、・・・に接続されている
ビット線は、信号線６に与えられるプリチャージ信号に
よってプリチャージ電圧に充電される。センスアンプ２
．４、・・・に接続されているビット線は、信号線７に
与えられるプリチャージ信号によってプリチャージ電圧
に充電される。
読み出し時には、図外のセンスアンプ駆動回路によって
、−時にはセンスアンプ駆動信号φ、及びφ２の内の何
れか一方のみがアクティブにされる。
、−時にはセンスアンプ駆動信号φ、及びφ２の内の何
れか一方のみがアクティブにされる。
例えばセンスアンプ駆動信号φ１のみがアクティブにさ
れた場合には、第１のセンスアンプ群のセンスアンプ１
．３、・・・が駆動され、それらのセンスアンプに接続
されたビット線がセンスされる。センスアンプ１．３、
・・・が動作している間、第２のセンスアンプ群のセン
スアンプ２．４、・・・は休止しており、センスアンプ
２．４、・・・に接続されているビット線はプリチャー
ジ状態に保持される。
れた場合には、第１のセンスアンプ群のセンスアンプ１
．３、・・・が駆動され、それらのセンスアンプに接続
されたビット線がセンスされる。センスアンプ１．３、
・・・が動作している間、第２のセンスアンプ群のセン
スアンプ２．４、・・・は休止しており、センスアンプ
２．４、・・・に接続されているビット線はプリチャー
ジ状態に保持される。
センスアンプ駆動信号φ２がアクティブにされ、センス
アンプ２．４、・・・が動作している場合には、センス
アンプ１．３、・・・に接続されているビット線はプリ
チャージ状態に保持される。
アンプ２．４、・・・が動作している場合には、センス
アンプ１．３、・・・に接続されているビット線はプリ
チャージ状態に保持される。
センスアンプ１．３、・・・が駆動されているときには
、例えばビット線ＢＬ、に注目すれば、ビット線ＢＬ２
及びビット線ＢＬ２がシールド線として働くため、容量
Ｃ１を介しての雑音は無視することができ、ビット線百
工Ｔに直接に影響する雑音は容量Ｃ２を介してのものに
限られる。センスアンプによってセンスされている各ビ
ット線について同様のことがいえる。容量Ｃ２を介して
の雑音は容量Ｃ４を介しての雑音よりはるかに小さいの
で、本実施例ではビット線間に生じる雑音は従来に比べ
て大幅に改善される。
、例えばビット線ＢＬ、に注目すれば、ビット線ＢＬ２
及びビット線ＢＬ２がシールド線として働くため、容量
Ｃ１を介しての雑音は無視することができ、ビット線百
工Ｔに直接に影響する雑音は容量Ｃ２を介してのものに
限られる。センスアンプによってセンスされている各ビ
ット線について同様のことがいえる。容量Ｃ２を介して
の雑音は容量Ｃ４を介しての雑音よりはるかに小さいの
で、本実施例ではビット線間に生じる雑音は従来に比べ
て大幅に改善される。
第２図に本発明の第２の実施例に於けるセンスアンプ及
びビット線の配置を模式的に示す、第２図では簡単のた
めにビット線をプリチャージする手段は図示されていな
い０本実施例では、第１のセンスアンプ群に属するセン
スアンプ１に接続される２本のビット線ＢＬ、及びＢＬ
、の間に、第２のセンスアンプ群に属するセンスアンプ
２２及び第３のセンスアンプ群に属するセンスアンプ２
３にそれぞれ接続されるビット線ＢＬ２及びＢＬ３が配
設されている。センスアンプ２２．２３にそれぞれ接続
される２本のビット線の間にも、それらのビット線が接
続されているセンスアンプが属するセンスアンプ群とは
異なるセンスアンプ群に属するセンスアンプに接続され
る２本のビット線が配設されている。
びビット線の配置を模式的に示す、第２図では簡単のた
めにビット線をプリチャージする手段は図示されていな
い０本実施例では、第１のセンスアンプ群に属するセン
スアンプ１に接続される２本のビット線ＢＬ、及びＢＬ
、の間に、第２のセンスアンプ群に属するセンスアンプ
２２及び第３のセンスアンプ群に属するセンスアンプ２
３にそれぞれ接続されるビット線ＢＬ２及びＢＬ３が配
設されている。センスアンプ２２．２３にそれぞれ接続
される２本のビット線の間にも、それらのビット線が接
続されているセンスアンプが属するセンスアンプ群とは
異なるセンスアンプ群に属するセンスアンプに接続され
る２本のビット線が配設されている。
読み出し時には、区外のセンスアンプ駆動回路によって
センスアンプ駆動信号φ７、φ２及びφ３の内の何れか
がアクティブにされる０例えばセンスアンプ駆動信号φ
、がアクティブにされた場合には、第１のセンスアンプ
群に属する３ｉ＋１ （ｉは０以上の整数）番目のセン
スアンプが駆動され、それらのセンスアンプに接続され
たビット線がセンスされる。これらのセンスアンプが動
作している間、他のセンスアンプ群のセンスアンプに接
続されたビット線はプリチャージ状態に保持される。
センスアンプ駆動信号φ７、φ２及びφ３の内の何れか
がアクティブにされる０例えばセンスアンプ駆動信号φ
、がアクティブにされた場合には、第１のセンスアンプ
群に属する３ｉ＋１ （ｉは０以上の整数）番目のセン
スアンプが駆動され、それらのセンスアンプに接続され
たビット線がセンスされる。これらのセンスアンプが動
作している間、他のセンスアンプ群のセンスアンプに接
続されたビット線はプリチャージ状態に保持される。
従って、本実施例では隣接するビット線間の容量Ｃ１に
よる雑音のみならず、２本隣のビット線間の容量Ｃ２に
よる雑音をも無視することができ、ビット線間に生じる
雑音を非常に小さなものにすることができる。
よる雑音のみならず、２本隣のビット線間の容量Ｃ２に
よる雑音をも無視することができ、ビット線間に生じる
雑音を非常に小さなものにすることができる。
〈発明の効果）
本発明によれば、ビット線間の容量結合に起因する雑音
を大幅に改善することができる半導体記憶装置が提供さ
れる。従って、本発明の半導体記憶装置では、読み出し
に際しての信顆性を保ったまま高集積化を進めることが
できる。
を大幅に改善することができる半導体記憶装置が提供さ
れる。従って、本発明の半導体記憶装置では、読み出し
に際しての信顆性を保ったまま高集積化を進めることが
できる。
、′：Ｉ ｆ：日
第１図は本発明の第１の実施例に於けるセンスアンプ及
びビット線の配置を模式的に示す図、第２図は本発明の
第２の実施例に於けるセンスアンプ及びビット線の配置
を模式的に示す図、第３図は従来例に於けるセンスアン
プ及びビット線の配置を模式的に示す図である。
びビット線の配置を模式的に示す図、第２図は本発明の
第２の実施例に於けるセンスアンプ及びビット線の配置
を模式的に示す図、第３図は従来例に於けるセンスアン
プ及びビット線の配置を模式的に示す図である。
１．３、ｎ−１，２１・・・第１のセンスアンプ群に属
するセンスアンプ、２．４、ｎ、２２・・・第２のセン
スアンプ群に属するセンスアンプ、２３・・・第３のセ
ンスアンプ群に属するセンスアンプ、５・・・プリチャ
ージ電圧印加用信号線、６．７・・・プリチャージ信号
用信号線、６１．７１・・・プリチャージ用トランジス
タ、ＢＬ、、ＢＬ、、ＢＬ２、ＢＬ２、ＢＬ３、ＢＬ３
、ＢＬ４、ＢＬ、、ＢＬｎ、、ＢＬ、−１、ＢＬ、、Ｂ
Ｌ、・・・ビット線。
するセンスアンプ、２．４、ｎ、２２・・・第２のセン
スアンプ群に属するセンスアンプ、２３・・・第３のセ
ンスアンプ群に属するセンスアンプ、５・・・プリチャ
ージ電圧印加用信号線、６．７・・・プリチャージ信号
用信号線、６１．７１・・・プリチャージ用トランジス
タ、ＢＬ、、ＢＬ、、ＢＬ２、ＢＬ２、ＢＬ３、ＢＬ３
、ＢＬ４、ＢＬ、、ＢＬｎ、、ＢＬ、−１、ＢＬ、、Ｂ
Ｌ、・・・ビット線。
以上
Claims (1)
- 【特許請求の範囲】 １、それぞれが２本のビット線に接続され且つそれぞれ
が複数のセンスアンプ群の何れかに属する複数のセンス
アンプと、 該複数のセンスアンプ群のそれぞれを独立に駆動するこ
とができるセンスアンプ駆動手段と、該センスアンプ駆
動手段によって駆動されていないセンスアンプ群に属す
るセンスアンプに接続されるビット線の電圧を一定に保
持する手段とを備え、 各センスアンプ群に属するセンスアンプに接続される２
本のビット線の間に他のセンスアンプ群に属するセンス
アンプに接続されるビット線が配設されている 半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1013640A JPH02193393A (ja) | 1989-01-23 | 1989-01-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1013640A JPH02193393A (ja) | 1989-01-23 | 1989-01-23 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02193393A true JPH02193393A (ja) | 1990-07-31 |
Family
ID=11838838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1013640A Pending JPH02193393A (ja) | 1989-01-23 | 1989-01-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02193393A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04177691A (ja) * | 1990-11-09 | 1992-06-24 | Nec Corp | 半導体記憶装置 |
| US5534732A (en) * | 1994-08-15 | 1996-07-09 | International Business Machines Corporation | Single twist layout and method for paired line conductors of integrated circuits |
| JP2001143463A (ja) * | 1999-08-31 | 2001-05-25 | Fujitsu Ltd | １対のセルにデータを記憶するｄｒａｍ |
| US7274612B2 (en) | 2003-09-19 | 2007-09-25 | International Business Machines Corporation | DRAM circuit and its operation method |
-
1989
- 1989-01-23 JP JP1013640A patent/JPH02193393A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04177691A (ja) * | 1990-11-09 | 1992-06-24 | Nec Corp | 半導体記憶装置 |
| US5534732A (en) * | 1994-08-15 | 1996-07-09 | International Business Machines Corporation | Single twist layout and method for paired line conductors of integrated circuits |
| JP2001143463A (ja) * | 1999-08-31 | 2001-05-25 | Fujitsu Ltd | １対のセルにデータを記憶するｄｒａｍ |
| US7274612B2 (en) | 2003-09-19 | 2007-09-25 | International Business Machines Corporation | DRAM circuit and its operation method |
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