JPH02193394A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH02193394A JPH02193394A JP1011321A JP1132189A JPH02193394A JP H02193394 A JPH02193394 A JP H02193394A JP 1011321 A JP1011321 A JP 1011321A JP 1132189 A JP1132189 A JP 1132189A JP H02193394 A JPH02193394 A JP H02193394A
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- JP
- Japan
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- memory cell
- word line
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- decoder
- access
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000015654 memory Effects 0.000 claims abstract description 61
- 238000003491 array Methods 0.000 claims abstract description 17
- 230000000694 effects Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、特に順次アクセスが行な
われる半導体メモリに関する。
われる半導体メモリに関する。
従来、かかる順次アクセスが行なわれる半導体メモリは
二つのメモリセルアレイと一つのデコーダおよびカウン
タと前記メモリセルアレイを選択するメモリセルアレイ
選択回路とを有して構成されている。
二つのメモリセルアレイと一つのデコーダおよびカウン
タと前記メモリセルアレイを選択するメモリセルアレイ
選択回路とを有して構成されている。
第５図はかかる従来の一例を示す半導体メモリのブロッ
ク図である。
ク図である。
第５図に示すように、従来の順次アクセスされる半導体
メモリは第一および第二のメモリセルアレイ１および２
と、順次アクセスされるアドレスを発生するカウンタ６
と、このカウンタ６に接続され二つのメモリセルアレイ
１および２内のワード線を選択するデコーダ２２と、現
在アクセスしているメモリセルアレイ１あるいは２を選
択するメモリセルアレイ選択回路７とから構成されてい
る。
メモリは第一および第二のメモリセルアレイ１および２
と、順次アクセスされるアドレスを発生するカウンタ６
と、このカウンタ６に接続され二つのメモリセルアレイ
１および２内のワード線を選択するデコーダ２２と、現
在アクセスしているメモリセルアレイ１あるいは２を選
択するメモリセルアレイ選択回路７とから構成されてい
る。
かかる半導体メモリにおいて、カウンタ６は第一および
第二のメモリセルアレイ１および２へ順次アクセスされ
るアドレスを発生するが、このカウンタ６からはアドレ
スの全ビット出力２７と、下位１ビツト出力２８を送出
している。メモリセルアレイ選択回路７はこの下位１ビ
ツト出力２８を受けてメモリセルアレイ選択信号２つお
よび３０を出力し、第一および第二のメモリセルアレイ
１および２を選択する９また、デコーダ２２はカウンタ
６からの全ビット出力２７を受けて、第一および第二の
メモリセルアレイ１および２のワード線２３．２４ある
いは２５．２６の一つを選択する。
第二のメモリセルアレイ１および２へ順次アクセスされ
るアドレスを発生するが、このカウンタ６からはアドレ
スの全ビット出力２７と、下位１ビツト出力２８を送出
している。メモリセルアレイ選択回路７はこの下位１ビ
ツト出力２８を受けてメモリセルアレイ選択信号２つお
よび３０を出力し、第一および第二のメモリセルアレイ
１および２を選択する９また、デコーダ２２はカウンタ
６からの全ビット出力２７を受けて、第一および第二の
メモリセルアレイ１および２のワード線２３．２４ある
いは２５．２６の一つを選択する。
第６図は第５図に示す回路の動作を説明するためのシー
ケンス図である。
ケンス図である。
第６図に示すように、ここではカウンタ６の発生するア
ドレス（３つのアドレスＡ、Ｂ、Ｃ）２７によってワー
ド線２３，２５．２４が移る場合の動作例を示し、各ワ
ード線信号２３〜２５の斜線部３１はデコーダ遅延時間
を表わしている。かかるワード線２３〜２５はカウンタ
出力２７が変わってからデコーダ２２によって選択され
、現在アクセスされていたワード線２３から次のワード
線２５に移るようになっている。このワード線へのアク
セスが移る場合、デコーダ２２の遅延時間３１が必要で
あるので、アクセスできるアドレス時間は短かくなる。
ドレス（３つのアドレスＡ、Ｂ、Ｃ）２７によってワー
ド線２３，２５．２４が移る場合の動作例を示し、各ワ
ード線信号２３〜２５の斜線部３１はデコーダ遅延時間
を表わしている。かかるワード線２３〜２５はカウンタ
出力２７が変わってからデコーダ２２によって選択され
、現在アクセスされていたワード線２３から次のワード
線２５に移るようになっている。このワード線へのアク
セスが移る場合、デコーダ２２の遅延時間３１が必要で
あるので、アクセスできるアドレス時間は短かくなる。
すなわち、アクセスされるアドレス時間の間にはアクセ
スを絶対的に禁止するアクセス禁止期間３２が必要にな
る。
スを絶対的に禁止するアクセス禁止期間３２が必要にな
る。
また、上述したカウンタ６の下位１ビツト出力２８によ
って制御されるメモリセルアレイ選択回路７は下位１ビ
ツト出力２８がハイレベルのときに第一のメモリセルア
レイ１を選択するメモリセルアレイ選択信号２９がハイ
になり、また下位１ビツト出力２８がロウレベルのとき
に第二のメモリセルアレイ２を選択するメモリセルアレ
イ選択信号３０がハイになる。
って制御されるメモリセルアレイ選択回路７は下位１ビ
ツト出力２８がハイレベルのときに第一のメモリセルア
レイ１を選択するメモリセルアレイ選択信号２９がハイ
になり、また下位１ビツト出力２８がロウレベルのとき
に第二のメモリセルアレイ２を選択するメモリセルアレ
イ選択信号３０がハイになる。
上述した従来の順次アクセスされる半導体メモリは、デ
コーダが共通（一つ）であるので同時には一つのワード
線しか選択できない。従って、次のアクセスで異なるワ
ード線に移る場合、カウンタが次の値となってからデコ
ーダがその値を受は正しくメモリセルアレイのワード線
を選択するまでには、デコーダの遅延によるワード線不
定期間（アクセス禁止期間）が生じ、その期間アクセス
できないため結局アクセスタイムは遅くなるという欠点
がある。
コーダが共通（一つ）であるので同時には一つのワード
線しか選択できない。従って、次のアクセスで異なるワ
ード線に移る場合、カウンタが次の値となってからデコ
ーダがその値を受は正しくメモリセルアレイのワード線
を選択するまでには、デコーダの遅延によるワード線不
定期間（アクセス禁止期間）が生じ、その期間アクセス
できないため結局アクセスタイムは遅くなるという欠点
がある。
本発明の目的は、かかるメモリセルアレイのワード線に
対するアクセスを高速化しうる半導体メモリを提供する
ことにある。
対するアクセスを高速化しうる半導体メモリを提供する
ことにある。
本発明の半導体メモリは、順次アクセスを行なう半導体
メモリにおいて、一方のワード線が次のアクセスにおい
て他方のワード線に移る場合には必ず他方のワード線に
移るようにアドレスが割り当てられた第一および第二の
メモリセルアレイと、一方が現在アクセスしているワー
ド線を選択している場合に他方が次にアクセスされるワ
ード線を選択できるように前記第一および第二のメモリ
セルアレイのワード線に接続された第一および第二のデ
コーダと、順次アクセスされるアドレスを発生するカウ
ンタと、前記カウンタに接続され且つ異なるワード線に
アクセスが移る際に現在選択されているワード線がアク
セスされている間に次にアクセスされるワード線も同時
に選択されるように前記第一および第二のデコーダにア
ドレスを出力するデコーダ制御回路と、現在アクセスし
ている第一あるいは第二のメモリセルアレイを選択する
メモリセルアレイ選択回路とを有して構成される。
メモリにおいて、一方のワード線が次のアクセスにおい
て他方のワード線に移る場合には必ず他方のワード線に
移るようにアドレスが割り当てられた第一および第二の
メモリセルアレイと、一方が現在アクセスしているワー
ド線を選択している場合に他方が次にアクセスされるワ
ード線を選択できるように前記第一および第二のメモリ
セルアレイのワード線に接続された第一および第二のデ
コーダと、順次アクセスされるアドレスを発生するカウ
ンタと、前記カウンタに接続され且つ異なるワード線に
アクセスが移る際に現在選択されているワード線がアク
セスされている間に次にアクセスされるワード線も同時
に選択されるように前記第一および第二のデコーダにア
ドレスを出力するデコーダ制御回路と、現在アクセスし
ている第一あるいは第二のメモリセルアレイを選択する
メモリセルアレイ選択回路とを有して構成される。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す半導体メモリのブロッ
ク回路図である。
ク回路図である。
第１図に示すように、本実施例は第一および第二のメモ
リセルアレイ１および２と、これらメモリセルアレイ１
．２のワード線８．９および１０．１１にそれぞれ接続
された第一および第二のデコーダ３および４と、順次ア
ドレスを発生し全ビット出力１２および下位１ビツト出
力１３を送出するカウンタ６と、このカウンタ６の全ビ
ット出力１２を入力して一対のデコーダ３および４にア
ドレス、すなわち制御出力１４．１５を送出するデコー
ダ制御回路５と、カウンタ６の下位１ビツト出力１３を
受けてメモリセル選択信号１６．１７を発生し、アクセ
スするメモリセルアレイ１あるいは２を決定するメモリ
セルアレイ選択回路７とから構成されている。以下、デ
コーダ制御回路５とメモリセルアレイ選択回路７および
回路の動作シーケンスについて個々に説明する。
リセルアレイ１および２と、これらメモリセルアレイ１
．２のワード線８．９および１０．１１にそれぞれ接続
された第一および第二のデコーダ３および４と、順次ア
ドレスを発生し全ビット出力１２および下位１ビツト出
力１３を送出するカウンタ６と、このカウンタ６の全ビ
ット出力１２を入力して一対のデコーダ３および４にア
ドレス、すなわち制御出力１４．１５を送出するデコー
ダ制御回路５と、カウンタ６の下位１ビツト出力１３を
受けてメモリセル選択信号１６．１７を発生し、アクセ
スするメモリセルアレイ１あるいは２を決定するメモリ
セルアレイ選択回路７とから構成されている。以下、デ
コーダ制御回路５とメモリセルアレイ選択回路７および
回路の動作シーケンスについて個々に説明する。
第２図は第１図に示すデコーダ制御回路図である。
第２図に示すように、かかるデコーダ制御回路５はレジ
スタ１８を有し、カウンタ６からＮビット出力１２が入
力されると、上位（Ｎ−１）ビット１９をデコード制御
回路５の出力１４として出力し、一方デコーダ制御回路
５の出力１５には、レジスタ１８で下位１ビツト２０を
クロック入力として一度ラッチした値を出力する。すな
わち、デコーダ制御回路５から第一のデコーダ３にはカ
ウンタ６の上位（Ｎ−１）ビット１９がそのまま送出さ
れ、第二のデコーダ４にはラッチされて遅れた上位（Ｎ
−１）ビット１９が送出される。
スタ１８を有し、カウンタ６からＮビット出力１２が入
力されると、上位（Ｎ−１）ビット１９をデコード制御
回路５の出力１４として出力し、一方デコーダ制御回路
５の出力１５には、レジスタ１８で下位１ビツト２０を
クロック入力として一度ラッチした値を出力する。すな
わち、デコーダ制御回路５から第一のデコーダ３にはカ
ウンタ６の上位（Ｎ−１）ビット１９がそのまま送出さ
れ、第二のデコーダ４にはラッチされて遅れた上位（Ｎ
−１）ビット１９が送出される。
第３図は第１図に示すメモリセルアレイ選択回路図であ
る。
る。
第３図に示すように、メモリセル選択回路７はインバー
タ２１を有しており、カウンタ６の下位１ビツト出力１
３が入力されると、第一のメモリセルアレイ１に対して
はそのままメモリセル選択信号１６として送出し、第二
のメモリセルアレイ２に対してはインバータ２１により
反転してメモリセル選択信号１７として送出する。尚、
第一および第二のメモリセルアレイ１および２はそれぞ
れメモリセルアレイ選択信号１６および１７がハイレベ
ルのときに選択される。
タ２１を有しており、カウンタ６の下位１ビツト出力１
３が入力されると、第一のメモリセルアレイ１に対して
はそのままメモリセル選択信号１６として送出し、第二
のメモリセルアレイ２に対してはインバータ２１により
反転してメモリセル選択信号１７として送出する。尚、
第一および第二のメモリセルアレイ１および２はそれぞ
れメモリセルアレイ選択信号１６および１７がハイレベ
ルのときに選択される。
第４図は第１図乃至第３図に示す回路の動作を説明する
ためのシーケンス図である。
ためのシーケンス図である。
第４図に示すように、カウンタ出力１２の値Ａ−０，Ａ
−１，Ｂ−０，Ｂ−１＋Ａ、Ｂ ：上位（Ｎ−１＞ビッ
トの値、０．１：下位１ビツトの値を表す）はデコーダ
制御回路５を通すと、カウンタ６の上位（Ｎ−１）ビッ
トのサイクルでデコーダ制御回路出力１４および１５か
らＡ、Ｂとして出力される。ただし、デコーダ制御回路
５の出力】５は、前述したように、レジスタ１８がある
ために、デコーダ制御回路出力１４よりも１カウントサ
イクル遅れて出力される。次に、第一のデコーダ３はＡ
、Ｂの値を受けてそれぞれワード線８．９を選択し、ま
たデコーダ４はＡ、Ｂの値を受けてそれぞれワード線１
０．１１を選択する。
−１，Ｂ−０，Ｂ−１＋Ａ、Ｂ ：上位（Ｎ−１＞ビッ
トの値、０．１：下位１ビツトの値を表す）はデコーダ
制御回路５を通すと、カウンタ６の上位（Ｎ−１）ビッ
トのサイクルでデコーダ制御回路出力１４および１５か
らＡ、Ｂとして出力される。ただし、デコーダ制御回路
５の出力】５は、前述したように、レジスタ１８がある
ために、デコーダ制御回路出力１４よりも１カウントサ
イクル遅れて出力される。次に、第一のデコーダ３はＡ
、Ｂの値を受けてそれぞれワード線８．９を選択し、ま
たデコーダ４はＡ、Ｂの値を受けてそれぞれワード線１
０．１１を選択する。
更に、メモリセル選択回路７は前記ワード線が選択され
てから１カウントサイクル遅れてそのワード線がアクセ
スされるように第一および第二のメモリセルアレイ１お
よび２を選択信号１６．１７により選択する。この結果
、実際にアクセスされるアドレスはカウンタ６のカウン
トしたアドレスよりも１カウントサイクル遅れてアクセ
スされることになる。尚、１カウントサイクルはデコー
ダ３．４の遅延時間（斜線部）よりも長い期間とする。
てから１カウントサイクル遅れてそのワード線がアクセ
スされるように第一および第二のメモリセルアレイ１お
よび２を選択信号１６．１７により選択する。この結果
、実際にアクセスされるアドレスはカウンタ６のカウン
トしたアドレスよりも１カウントサイクル遅れてアクセ
スされることになる。尚、１カウントサイクルはデコー
ダ３．４の遅延時間（斜線部）よりも長い期間とする。
すなわち、本実施例は、一方のワード線が次のアクセス
において異なるワード線に移る場合には、必ず他方のワ
ード線に移るようにアドレスが割り当てられた第一およ
び第二のメモリセルアレイ１，２と、一対のデコーダ３
，４と、デコーダ制御回路５およびメモリセルアレイ選
択回路７とを有し、一方のデコーダ３が現在アクセスし
ているワード線８あるいは９を選択している間に、もう
一方のデコーダ４は次にアクセスされるワード線１０あ
るいは１１を選択していることにより、デコーダ遅延が
アクセスサイクルに影響しないようにしている。従って
、従来必要としていたアクセス禁止期間を設けないでよ
いため、メモリセルアレイ１および２へのアクセスが高
速化される。
において異なるワード線に移る場合には、必ず他方のワ
ード線に移るようにアドレスが割り当てられた第一およ
び第二のメモリセルアレイ１，２と、一対のデコーダ３
，４と、デコーダ制御回路５およびメモリセルアレイ選
択回路７とを有し、一方のデコーダ３が現在アクセスし
ているワード線８あるいは９を選択している間に、もう
一方のデコーダ４は次にアクセスされるワード線１０あ
るいは１１を選択していることにより、デコーダ遅延が
アクセスサイクルに影響しないようにしている。従って
、従来必要としていたアクセス禁止期間を設けないでよ
いため、メモリセルアレイ１および２へのアクセスが高
速化される。
以上説明したように、本発明の半導体メモリは、一つの
メモリセルアレイをアクセスしている間にアクセスされ
る他のメモリやメモリセルアレイのワード線を選択して
いることにより、ワード線を選択するためのデコード遅
延時間を吸収し、ワード線不確定期間がアクセスサイク
ルに影響しないためアクセスが高速化されるという効果
がある。
メモリセルアレイをアクセスしている間にアクセスされ
る他のメモリやメモリセルアレイのワード線を選択して
いることにより、ワード線を選択するためのデコード遅
延時間を吸収し、ワード線不確定期間がアクセスサイク
ルに影響しないためアクセスが高速化されるという効果
がある。
るためのシーケンス図である。
１・・・第一のメモリセルアレイ、２・・・第二のメモ
リセルアレイ、３・・・第一のデコーダ、４・・・第二
のデコーダ、５・・・デコーダ制御回路、６・・・カウ
ンタ、７・・・メモリセルアレイ選択回路、８〜１１・
・・ワード線（信号）、１２・・・カウンタ出力、１３
・・・カンウタ出力下位１ビット、１４．１５・・・デ
コーダ制御回路出力、１６．１７・・・メモリセル選択
信号、１８・・・レジスタ、１９・・・カウンタ出力の
上位（Ｎ−１＞ビット、２０・・・カウンタの下位１ビ
ツト出力、２１・・・インバータ。
リセルアレイ、３・・・第一のデコーダ、４・・・第二
のデコーダ、５・・・デコーダ制御回路、６・・・カウ
ンタ、７・・・メモリセルアレイ選択回路、８〜１１・
・・ワード線（信号）、１２・・・カウンタ出力、１３
・・・カンウタ出力下位１ビット、１４．１５・・・デ
コーダ制御回路出力、１６．１７・・・メモリセル選択
信号、１８・・・レジスタ、１９・・・カウンタ出力の
上位（Ｎ−１＞ビット、２０・・・カウンタの下位１ビ
ツト出力、２１・・・インバータ。
Claims (1)
- 順次アクセスを行なう半導体メモリにおいて、一方のワ
ード線が次のアクセスにおいて他方のワード線に移る場
合には必ず他方のワード線に移るようにアドレスが割り
当てられた第一および第二のメモリセルアレイと、一方
が現在アクセスしているワード線を選択している場合に
他方が次にアクセスされるワード線を選択できるように
前記第一および第二のメモリセルアレイのワード線に接
続された第一および第二のデコーダと、順次アクセスさ
れるアドレスを発生するカウンタと、前記カウンタに接
続され且つ異なるワード線にアクセスが移る際に現在選
択されているワード線がアクセスされている間に次にア
クセスされるワード線も同時に選択されるように前記第
一および第二のデコーダにアドレスを出力するデコーダ
制御回路と、現在アクセスしている第一あるいは第二の
メモリセルアレイを選択するメモリセルアレイ選択回路
とを有することを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1011321A JPH02193394A (ja) | 1989-01-20 | 1989-01-20 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1011321A JPH02193394A (ja) | 1989-01-20 | 1989-01-20 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02193394A true JPH02193394A (ja) | 1990-07-31 |
Family
ID=11774763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1011321A Pending JPH02193394A (ja) | 1989-01-20 | 1989-01-20 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02193394A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005004164A1 (ja) * | 2003-06-30 | 2005-01-13 | Fujitsu Limited | 半導体記憶装置 |
-
1989
- 1989-01-20 JP JP1011321A patent/JPH02193394A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005004164A1 (ja) * | 2003-06-30 | 2005-01-13 | Fujitsu Limited | 半導体記憶装置 |
| JPWO2005004164A1 (ja) * | 2003-06-30 | 2006-08-17 | 富士通株式会社 | 半導体記憶装置 |
| US7102960B2 (en) | 2003-06-30 | 2006-09-05 | Fujitsu Limited | Semiconductor memory device |
| US7570541B2 (en) | 2003-06-30 | 2009-08-04 | Fujitsu Microelectronics Limited | Semiconductor memory device |
| JP4511462B2 (ja) * | 2003-06-30 | 2010-07-28 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| US7848176B2 (en) | 2003-06-30 | 2010-12-07 | Fujitsu Semiconductor Limited | Semiconductor memory device |
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