JPH02194547A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02194547A JPH02194547A JP1340489A JP1340489A JPH02194547A JP H02194547 A JPH02194547 A JP H02194547A JP 1340489 A JP1340489 A JP 1340489A JP 1340489 A JP1340489 A JP 1340489A JP H02194547 A JPH02194547 A JP H02194547A
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- macrocell
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- 230000002093 peripheral effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 5
- 208000023514 Barrett esophagus Diseases 0.000 description 1
- 101100489717 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND2 gene Proteins 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マスタースライス型の半導体集積回路に利用
され、特に、そのチップ構成法を改善した半導体集積回
路に関する。
され、特に、そのチップ構成法を改善した半導体集積回
路に関する。
本発明は、マスタースライス型の半導体集積回路におい
て、 内部領域に、それぞれ基準電圧発生回路を有し、主幹１
．原記録に取り囲まれた複数のマクロセルを配置するこ
とにより、 チップ内の位置に関係なく、ゲート特性が一様になるよ
うにしたものである。
て、 内部領域に、それぞれ基準電圧発生回路を有し、主幹１
．原記録に取り囲まれた複数のマクロセルを配置するこ
とにより、 チップ内の位置に関係なく、ゲート特性が一様になるよ
うにしたものである。
従来、この種のマスタースライス型の半導体集積回路の
チップ構造は、第５図にその一例を示すように、チップ
１全体にわたって論理回路のセル９と直交する二つの方
向のそれぞれにおいて複数行をなすようなアレイ状に配
列するものであった。
チップ構造は、第５図にその一例を示すように、チップ
１全体にわたって論理回路のセル９と直交する二つの方
向のそれぞれにおいて複数行をなすようなアレイ状に配
列するものであった。
なお第５図におし１て、２はパッド、１０はセル行およ
び１１はセル間の配線領域である。
び１１はセル間の配線領域である。
このようなチップ構造を有する従来の半導体集積回路に
おいて、例えば第３図に示すＥＣＬ型論理回路のＶ ｃ
Ｓ基準電圧を発生するための基準電圧発生回路７は、
第５図内７にて示すように、チップ外周部に設置されて
いた。
おいて、例えば第３図に示すＥＣＬ型論理回路のＶ ｃ
Ｓ基準電圧を発生するための基準電圧発生回路７は、
第５図内７にて示すように、チップ外周部に設置されて
いた。
前述した従来のマスタースライス型の半導体集積回路の
チップ構造では、チップの大型化、大消費電力化が進む
なかで、チップ内の各ゲート間の電気的特性を揃えるこ
とが難しくなっている。
チップ構造では、チップの大型化、大消費電力化が進む
なかで、チップ内の各ゲート間の電気的特性を揃えるこ
とが難しくなっている。
すなわち、第３図に示すＥＣＬ型論理回路を例に説明す
ると、基準電圧発生回路７をチップ１の外周部のみに設
置し、各内部ゲートへＶ。、基準電圧を供給した場合、
外周部寄りに配置されたゲートに比べて、チップ内陸部
に配置されたゲートは■ Ｖｃ、レベルが降下している
（ベース電流吉配線抵抗の積に相当する）。
ると、基準電圧発生回路７をチップ１の外周部のみに設
置し、各内部ゲートへＶ。、基準電圧を供給した場合、
外周部寄りに配置されたゲートに比べて、チップ内陸部
に配置されたゲートは■ Ｖｃ、レベルが降下している
（ベース電流吉配線抵抗の積に相当する）。
■ ＶＥＥレベルが上昇している（外部ＶＥＥｉ源配線
に流れる電流と配線抵抗の積に１目当する）。
に流れる電流と配線抵抗の積に１目当する）。
の理由により、チップ内陸部へ向かう程、ゲート振幅が
小さくなるという欠点がある。しかも、チップの大型化
および大消費電力化に伴い、このゲート間差異は著しい
ものとなり、ゲート遅延時間のバラツキを生じるだけで
なく、ひいてはノイズマージン不足となり誤動作の原因
となってしまう。
小さくなるという欠点がある。しかも、チップの大型化
および大消費電力化に伴い、このゲート間差異は著しい
ものとなり、ゲート遅延時間のバラツキを生じるだけで
なく、ひいてはノイズマージン不足となり誤動作の原因
となってしまう。
本発明の目的は、前記の欠点を除去することにより、チ
ップ内の位置に関係なくゲート特性が一様となる、マス
タースライス型の半導体集積回路を提供することにある
。
ップ内の位置に関係なくゲート特性が一様となる、マス
タースライス型の半導体集積回路を提供することにある
。
本発明は、チップの周辺部に配置された複数の外部出力
用ゲートを含む外部領域と、この外部領域の内側に配置
された複数のセルを含む内部領域とを備えたマスタース
ライス型の半導体集積回路において、前記内部領域は、
主幹電源配線により取り囲まれた複数のマクロセルを含
み、各マクロセルは、その周縁部に配置された信号配線
領域と、当該マクロセル内のゲート回路へ供給する基準
電圧を発生する基準電圧発生回路とを含むことを特徴と
する。
用ゲートを含む外部領域と、この外部領域の内側に配置
された複数のセルを含む内部領域とを備えたマスタース
ライス型の半導体集積回路において、前記内部領域は、
主幹電源配線により取り囲まれた複数のマクロセルを含
み、各マクロセルは、その周縁部に配置された信号配線
領域と、当該マクロセル内のゲート回路へ供給する基準
電圧を発生する基準電圧発生回路とを含むことを特徴と
する。
チップの内部領域を主幹電源配線によりマクロセル領域
に分割し、各マクロセルごとに基層電圧発生回路を設置
し、この基準電圧発生回路より得られたＶＣ５基準電圧
を当該マクロセル内のゲートへのみ供給する。
に分割し、各マクロセルごとに基層電圧発生回路を設置
し、この基準電圧発生回路より得られたＶＣ５基準電圧
を当該マクロセル内のゲートへのみ供給する。
従って、各ゲートは、チップ内の位置に関係なく、はぼ
等しいＶＣＳ基準電圧が供給されることになり、−様な
特性を示すことができる。
等しいＶＣＳ基準電圧が供給されることになり、−様な
特性を示すことができる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例を示すチップの模式的レイ
アウト図である。
アウト図である。
本第−実施例は、チップ１の周辺おに配置された複数の
外部出力用ゲート３を含む外部領域と、この外部領域の
内側に配置された複数のセルを含む内部領域とを備えた
マスタースライス型の半導体集積回路において、 前記内部領域は、主幹電源配線４により取り囲まれた複
数のマクロセル５を含み、各マクロセル５は、その周縁
部に配置された信号配線領域６と、当該マクロセル５内
のゲート回路へ供給するＶ ｃ ｓ基準電圧を発生する
基準電圧発生回路７とを含んでいる。なお詳しくは、チ
ップ１の外縁周辺部には電源および入出力のためのパッ
ド２が配置され、外部出力用ゲート３はチップ１の四辺
に規則正しく配列される。ここで外部出力用ゲート３は
外部駆動用として、大きなトランジスタ群と抵抗群から
構成されるのが一般的である。そして、大規漠なマクロ
セル５がＸ方向に４ケ、Ｙ方向に４ケ、の計１６ケが直
交する行列に配列され、これらのマクロセルフを取り囲
んで主幹電源配線４がレイアウトされ、さらに、この主
幹電源配線４により分離された内部におかれるマクロセ
ル５の同月には、マクロセル間の信号配線領域６が設定
され、そし７て、各マクロセル５内にはそれぞれ基準電
圧発生回路７が配置される。
外部出力用ゲート３を含む外部領域と、この外部領域の
内側に配置された複数のセルを含む内部領域とを備えた
マスタースライス型の半導体集積回路において、 前記内部領域は、主幹電源配線４により取り囲まれた複
数のマクロセル５を含み、各マクロセル５は、その周縁
部に配置された信号配線領域６と、当該マクロセル５内
のゲート回路へ供給するＶ ｃ ｓ基準電圧を発生する
基準電圧発生回路７とを含んでいる。なお詳しくは、チ
ップ１の外縁周辺部には電源および入出力のためのパッ
ド２が配置され、外部出力用ゲート３はチップ１の四辺
に規則正しく配列される。ここで外部出力用ゲート３は
外部駆動用として、大きなトランジスタ群と抵抗群から
構成されるのが一般的である。そして、大規漠なマクロ
セル５がＸ方向に４ケ、Ｙ方向に４ケ、の計１６ケが直
交する行列に配列され、これらのマクロセルフを取り囲
んで主幹電源配線４がレイアウトされ、さらに、この主
幹電源配線４により分離された内部におかれるマクロセ
ル５の同月には、マクロセル間の信号配線領域６が設定
され、そし７て、各マクロセル５内にはそれぞれ基準電
圧発生回路７が配置される。
第２図はマクロセルフの一例を示す模式的レイアウト図
で、ゲートアレイの場合を示す。論理回路のセル９がＸ
方向に１９行、Ｙ方向に１８列直交アレイ状に配列され
る。各々のセル行１００間には信号配線領域１１が配置
され、またゲートアレイ領域の周囲にはマクロセル間の
信号配線領域６が配置される。各セル行１０には、これ
らのセル９を動作させるために必要な電源供給の支幹電
源配線８が配線されており、これらはマクロセル５の周
囲に配置された主幹電源配線４に接続される。なお、主
幹電源配線４および支幹電源配線８は一種の領域で図示
しであるが、一般的にはＧ Ｎ Ｄ、 ＶＥＥ等複数の
７源配線が用意される。
で、ゲートアレイの場合を示す。論理回路のセル９がＸ
方向に１９行、Ｙ方向に１８列直交アレイ状に配列され
る。各々のセル行１００間には信号配線領域１１が配置
され、またゲートアレイ領域の周囲にはマクロセル間の
信号配線領域６が配置される。各セル行１０には、これ
らのセル９を動作させるために必要な電源供給の支幹電
源配線８が配線されており、これらはマクロセル５の周
囲に配置された主幹電源配線４に接続される。なお、主
幹電源配線４および支幹電源配線８は一種の領域で図示
しであるが、一般的にはＧ Ｎ Ｄ、 ＶＥＥ等複数の
７源配線が用意される。
第２図において、基準電圧発生回路７がほぼマクロセル
５の中央部に設置されており、本箱−実施例ではセル９
の２セル本目当の大きさをなしている。そして、基準電
圧発生回路７かみ出力されるＶＣ５基準電圧は、当該マ
クロセル５内の全てのセル９に供給されてる。
５の中央部に設置されており、本箱−実施例ではセル９
の２セル本目当の大きさをなしている。そして、基準電
圧発生回路７かみ出力されるＶＣ５基準電圧は、当該マ
クロセル５内の全てのセル９に供給されてる。
本発明の特徴は、第１図において、第２図に一例を示し
たようなマクロセル５を設けたことにある。
たようなマクロセル５を設けたことにある。
第３図は、第２図のゲートアレイの一例を示す回路図で
ＥＣＬ回路を示す。第３図において、Ｔ１〜Ｔ５はＮＰ
Ｎ ）ランジスタ、Ｒ４、Ｒ２、ＲＣ％Ｒ６およびＲｏ
は抵抗である。
ＥＣＬ回路を示す。第３図において、Ｔ１〜Ｔ５はＮＰ
Ｎ ）ランジスタ、Ｒ４、Ｒ２、ＲＣ％Ｒ６およびＲｏ
は抵抗である。
次に、第３図を用いて本箱−実施例の動作について説明
する。
する。
ゲート振幅ＶＬは次式にて表される。
ここで、ｈｆａはトランジスタＴ、〜Ｔ３のエミッタ接
地電流増幅であり、充分大きいとし、かつＲｃ ” Ｒ
Ｅ とすると、 ＶＬ＝Ｖｃｓ２ＶＢ、：ＶＨ２−−（２）となる。しか
し定電流源基準電圧Ｖ ｃ ｓ Ｉ は、その基準電圧
発生回路７により生成されるものであり、ゲート部のＶ
Ｃ５２との間には差異があり、さらに電源Ｖ１間にも差
異がある。抵抗Ｒ１はＶｃｓ電圧供給の配線抵抗であり
、抵抗Ｒ２はＶＥＥ電圧供給の配線抵抗である。Ｖｃｓ
配線の抵抗Ｒ１は大きい程、すなわち基準電圧発生回路
７より離れたゲートはど振幅が小さい方へ作用する。Ｖ
ＥＥ配線の抵抗Ｒ２は、 ＶＥＥＩ ＜ ＶＥＥ２ のときには、抵抗Ｒ２が大きい程、振幅が小さい方へ作
用し、 ＶＥＥＩ ＞ ＶＥＥ２ のときには抵抗Ｒ１が大きい程、振幅が大きい方へ作用
する。
地電流増幅であり、充分大きいとし、かつＲｃ ” Ｒ
Ｅ とすると、 ＶＬ＝Ｖｃｓ２ＶＢ、：ＶＨ２−−（２）となる。しか
し定電流源基準電圧Ｖ ｃ ｓ Ｉ は、その基準電圧
発生回路７により生成されるものであり、ゲート部のＶ
Ｃ５２との間には差異があり、さらに電源Ｖ１間にも差
異がある。抵抗Ｒ１はＶｃｓ電圧供給の配線抵抗であり
、抵抗Ｒ２はＶＥＥ電圧供給の配線抵抗である。Ｖｃｓ
配線の抵抗Ｒ１は大きい程、すなわち基準電圧発生回路
７より離れたゲートはど振幅が小さい方へ作用する。Ｖ
ＥＥ配線の抵抗Ｒ２は、 ＶＥＥＩ ＜ ＶＥＥ２ のときには、抵抗Ｒ２が大きい程、振幅が小さい方へ作
用し、 ＶＥＥＩ ＞ ＶＥＥ２ のときには抵抗Ｒ１が大きい程、振幅が大きい方へ作用
する。
第５図に示した従来型レイアウトでは、基準電圧発生回
路７をチップ１の外周部に配置しているので、一般的に
は ＶＥＥＩ ＜ ＶＥＥ２ となり、チップ内陸部はどデート振幅は縮小し、チップ
の大型化・大消費電力化のチップ程顕著止なる。
路７をチップ１の外周部に配置しているので、一般的に
は ＶＥＥＩ ＜ ＶＥＥ２ となり、チップ内陸部はどデート振幅は縮小し、チップ
の大型化・大消費電力化のチップ程顕著止なる。
これに対し、第１図および第２図に示す本箱−実施例の
し・イアウド構成では、大型チップ化・大消費電力化チ
ップであっても、チップ１全体を複数のマクロセル５に
分割し、各マクロセル５内に基準電圧発生回路７を設置
しているために、抵抗Ｒ＋ の（直を小さくでき、抵抗
Ｒ１によるゲート振幅の縮小化傾向を押えることができ
る。一方、抵抗Ｒ２の値も同様に小さくできるために、
ＶＥＥＩ＜ＶＥＥ２ の場合、ゲート振幅の縮小化傾向を抑えることができる
。さらに、種層電圧発生回路７を当該ゲート群の中央部
に設置したことにより、 ＶＥＥＩ ＞ ＶＥＥ２ にも設計可能であり、抵抗Ｒ８によるゲート振幅縮小効
果を打ち消すことが可能となる。
し・イアウド構成では、大型チップ化・大消費電力化チ
ップであっても、チップ１全体を複数のマクロセル５に
分割し、各マクロセル５内に基準電圧発生回路７を設置
しているために、抵抗Ｒ＋ の（直を小さくでき、抵抗
Ｒ１によるゲート振幅の縮小化傾向を押えることができ
る。一方、抵抗Ｒ２の値も同様に小さくできるために、
ＶＥＥＩ＜ＶＥＥ２ の場合、ゲート振幅の縮小化傾向を抑えることができる
。さらに、種層電圧発生回路７を当該ゲート群の中央部
に設置したことにより、 ＶＥＥＩ ＞ ＶＥＥ２ にも設計可能であり、抵抗Ｒ８によるゲート振幅縮小効
果を打ち消すことが可能となる。
ゲート振幅をチップｌ内で揃えることの利点は多々存在
し、遅延時間の一律化、ノイズマージンの一律化により
、安定した電気的特性が得られると止もに、設計段階に
おいても無駄のなし）マージン設定が可能となる。
し、遅延時間の一律化、ノイズマージンの一律化により
、安定した電気的特性が得られると止もに、設計段階に
おいても無駄のなし）マージン設定が可能となる。
第４図は本発明の第二実施例を示す模式的レイアウト図
である。
である。
本第二実施例は、チップ１全体のレイアウト構成は、例
えば、第１図と同様とする。本第二実施例は第１図のマ
クロセル５を、より専用設計化されたマクロセル、もし
くはビルディングブロック型の専用マクロセル１３とし
たものである。そしてこの専用マクロセル１３は、１４
．１５．１６．１７．１８および１９で示される各種の
論理回路セルに供給されるところの基準電圧発生回路７
を、当該専用マクロセル１９のほぼ中央部に設置しであ
る。従って、第一実施例と同様な効果が得られる。
えば、第１図と同様とする。本第二実施例は第１図のマ
クロセル５を、より専用設計化されたマクロセル、もし
くはビルディングブロック型の専用マクロセル１３とし
たものである。そしてこの専用マクロセル１３は、１４
．１５．１６．１７．１８および１９で示される各種の
論理回路セルに供給されるところの基準電圧発生回路７
を、当該専用マクロセル１９のほぼ中央部に設置しであ
る。従って、第一実施例と同様な効果が得られる。
本発明の特徴は、主幹電源配８４で囲まれ、基準電圧発
生回路７を有する、専用マクロセル１３を設けたことに
ある。
生回路７を有する、専用マクロセル１３を設けたことに
ある。
以上説明したように、本発明は、大型化チップあるいは
大消費電力化チップの開発が進む中で、基準電圧発生回
路を複数の分割された各々のマクロセル内に各々設置し
、当該マクロセル内のセルへのみ供給することにより、
チップ内の電気的特性の一律化を計り、チップの設計段
階においては最適なマージン設計ができる効果がある。
大消費電力化チップの開発が進む中で、基準電圧発生回
路を複数の分割された各々のマクロセル内に各々設置し
、当該マクロセル内のセルへのみ供給することにより、
チップ内の電気的特性の一律化を計り、チップの設計段
階においては最適なマージン設計ができる効果がある。
第１図は本発明の第一実施例を示すチップの模式的レイ
アウト図。 第２図はそのマクロセルの一例を示す模式的レイアウト
図。 第３図は第２図のマクロセルの一例を示す回路図。 第４図は本発明の第二実施例を示すチップの模式的レイ
アウト図。 第５図は従来例を示すチップの模式的レイアウト図。 １・・・チップ、２・・・パッド、３・・・外部出力用
ゲート、４・・・主幹電源配線、５・・・マクロセル内
６．１１・・・信号配線領域、７・・・基準電圧発生回
路、訃・・支幹電源配線、９・・・セル、１０・・・セ
ル行、１２・・・ゲートセル、１３・・・専用マクロセ
ル内１４〜１９・・・論理回路セノベＧ Ｎ Ｄ 、
Ｇ Ｎ Ｄ ２ ・＝接地、Ｒ＋ 、Ｒ２、ＲＣ％ＲＥ
、ＲＥＰ・・・抵抗、Ｔ１〜Ｔ６・・・Ｎ Ｐ Ｎ
トランジスタ、Ｖｅｉｌ 、ＶＣ５２”・基準電圧、Ｖ
ＥＥＩＳＶＥＥ２・・・電源。
アウト図。 第２図はそのマクロセルの一例を示す模式的レイアウト
図。 第３図は第２図のマクロセルの一例を示す回路図。 第４図は本発明の第二実施例を示すチップの模式的レイ
アウト図。 第５図は従来例を示すチップの模式的レイアウト図。 １・・・チップ、２・・・パッド、３・・・外部出力用
ゲート、４・・・主幹電源配線、５・・・マクロセル内
６．１１・・・信号配線領域、７・・・基準電圧発生回
路、訃・・支幹電源配線、９・・・セル、１０・・・セ
ル行、１２・・・ゲートセル、１３・・・専用マクロセ
ル内１４〜１９・・・論理回路セノベＧ Ｎ Ｄ 、
Ｇ Ｎ Ｄ ２ ・＝接地、Ｒ＋ 、Ｒ２、ＲＣ％ＲＥ
、ＲＥＰ・・・抵抗、Ｔ１〜Ｔ６・・・Ｎ Ｐ Ｎ
トランジスタ、Ｖｅｉｌ 、ＶＣ５２”・基準電圧、Ｖ
ＥＥＩＳＶＥＥ２・・・電源。
Claims (1)
- 【特許請求の範囲】 １、チップの周辺部に配置された複数の外部出力用ゲー
トを含む外部領域と、この外部領域の内側に配置された
複数のセルを含む内部領域とを備えたマスタースライス
型の半導体集積回路において、前記内部領域は、 主幹電源配線により取り囲まれた複数のマクロセルを含
み、 各マクロセルは、その周縁部に配置された信号配線領域
と、当該マクロセル内のゲート回路へ供給する基準電圧
を発生する基準電圧発生回路とを含む ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1013404A JP2522035B2 (ja) | 1989-01-23 | 1989-01-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1013404A JP2522035B2 (ja) | 1989-01-23 | 1989-01-23 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02194547A true JPH02194547A (ja) | 1990-08-01 |
| JP2522035B2 JP2522035B2 (ja) | 1996-08-07 |
Family
ID=11832193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1013404A Expired - Lifetime JP2522035B2 (ja) | 1989-01-23 | 1989-01-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522035B2 (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57192136A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS594050A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体装置 |
| JPS61193467A (ja) * | 1985-02-22 | 1986-08-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPS62138447U (ja) * | 1986-02-25 | 1987-09-01 | ||
| JPS63232352A (ja) * | 1987-03-19 | 1988-09-28 | Mitsubishi Electric Corp | マスタスライス方式半導体集積回路装置 |
-
1989
- 1989-01-23 JP JP1013404A patent/JP2522035B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57192136A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS594050A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体装置 |
| JPS61193467A (ja) * | 1985-02-22 | 1986-08-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPS62138447U (ja) * | 1986-02-25 | 1987-09-01 | ||
| JPS63232352A (ja) * | 1987-03-19 | 1988-09-28 | Mitsubishi Electric Corp | マスタスライス方式半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2522035B2 (ja) | 1996-08-07 |
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