JPH0349214B2 - - Google Patents

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JPH0349214B2
JPH0349214B2 JP59129898A JP12989884A JPH0349214B2 JP H0349214 B2 JPH0349214 B2 JP H0349214B2 JP 59129898 A JP59129898 A JP 59129898A JP 12989884 A JP12989884 A JP 12989884A JP H0349214 B2 JPH0349214 B2 JP H0349214B2
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JP
Japan
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transistor
coupled
base
signal
input
Prior art date
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JP59129898A
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JPS6021618A (ja
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Esu Basu Aran
Chuan Rii Shi
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Motorola Solutions Inc
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Motorola Inc
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Publication date
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Publication of JPH0349214B2 publication Critical patent/JPH0349214B2/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1534—Transition or edge detectors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/923—Active solid-state devices, e.g. transistors, solid-state diodes with means to optimize electrical conductor current carrying capacity, e.g. particular conductor aspect ratio

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  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)
  • Logic Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【発明の詳細な説明】 発明の背景 発明の分野 本発明は、一般的にはマクロセルアレイに関す
るものであり、更に詳しく云うと、多重ゲート・
バイポーラによるオンチツプクロツク発生器を有
するマクロセルアレイに関する。
背景技術 大規模デジタル集積回路に対する需要を満たす
ために、半導体業界は３つの基本的アプローチを
開発した。これらの３つのマプローチは標準的な
オフザシエルフ（off the shelf）回路、カスタム
回路およびゲートアレイを含む。標準的なオフザ
シエルフ回路は大量生産によつて最低価格で買え
るか、所望する回路に対する柔軟性は限られてい
る。カスタム回路は所望する回路の数が多くない
と価格の点で制約がある。ゲートアレイはチツプ
内に拡散した多数のゲート回路の標準的アレイで
ある。これらのゲート回路を機能的カスタム回路
に変換する金属化（metallization）パターンは
顧客の要求に応じて処理される。
マクロセルアレイは、ゲートアレイ概念を拡大
したものである。マクロセルは基本ゲートよりも
高レベルの論理機能を行うアレイサブセクシヨン
である。マクロセルアレイは、論理シミユレーシ
ヨンを定義するのに用いられるマクロ機能が論理
ゲートを相互接続して形成するのではなく基本セ
ル構造内で直接に実施されるアレイ回路である。
マクロセルアレイ中の各セルは多数の接続されて
いないトランジスタおよび抵抗を含む。金属化相
互接続パターンは各セル内の相互接続されたトラ
ンジスタおよび抵抗をマクロと呼ばれる小規模集
積（SSI）論理機能に変える。これらのマクロは
デユアル形“Ｄ”フリツプフロツプ、デユアル全
加算器、カツド（quad）ラツチ、および多数の
あらかじめ定義した機能のような標準的論理素子
の形をとる。マクロはまた金属化によつて相互接
続され所望の大規模集積（LSI）設計を形成す
る。マクロセルアレイチツプの高密度パツキング
はシステムコンポーネント数を最高1/50にまで減
少させ、電力損失を1/5までも改善する。
典型的なマクロセルは入力を受けとり論理機能
を行うための入力セル、出力を与え論理機能を行
うための出力セル、入力を受けとり論理機能を行
うための主要セル、バイアス電圧を与えるバイア
ス発生器セル、およびクロツクパルスを与えるた
めのクロツク発生器セルを有する。バイアス発生
器セルだけが入力／出力パツドに接続されていな
い。
しかし、以前から知られているマクロセルアレ
イは、設計者とエンドユーザの両方に問題を提起
するという欠点を有する。マクロセルアレイのゲ
ートをクロツクするのに用いられるクロツク発生
器は代表的な場合には幅の狭いパルスを有する。
クロツクパルスは代表的な場合には大きなフア
ンアウトを有する。即ち、これは多数のゲートを
駆動させなければならない。この大きなフアンア
ウトは幅の狭いパルスを縮小させる。パルスの縮
小の程度が大きすぎると、パルスは余りにも狭く
なりすぎて回路動作を不適当にする。一部のチツ
プは他のチツプより動作が遅く、チツプの動作が
遅くなればなる程幅の広いパルスを必要とするの
で更にパルス幅の問題が起きる。
従つて必要なのは、大きなフアンアウトに対す
る感度の低下した幅の狭いパルスを有するオンチ
ツプクロツク発生器をもつたマクロセルである。
発明の要約 従つて、本発明の目的は、改良されたオンチツ
プクロツク発生器を有するマクロセルアレイを提
供することである。
本発明のもう１つの目的は、オンチツプクロツ
ク発生器を有するマクロセルアレイを提供するこ
とである。
本発明の更にもう１つの目的は、幅の狭いパル
スを有するオンチツプクロツク発生器を有するマ
クロセルアレイを提供することである。
本発明の上記の、およびその他の目的を或る１
つの形で達成するために、その各々が複数の半導
体デバイスを有する複数のセルを有するマクロセ
ルアレイが提供されている。これらの半導体デバ
イスは各セル内で相互接続していて論理機能を与
える。１つ又は複数の金属化層内の複数の水平経
路指定（routing）チヤネルは各セル内で、およ
び各セル間で論理機能の入力／出力点に接続され
ている。金属化層内の複数の垂直経路指定チヤネ
ルは水平経路指定チヤネルと入力／出力パツドの
間に結合されている。
前記複数のセルのうちの１つのセル内にオンチ
ツプクロツク発生器が備えられている。このクロ
ツク発生器は前記複数の入力／出力パツドのうち
の１つに結合され、入力信号に応答して出力とし
て遅延信号を与える。出力手段は前記ゲート手段
に結合され、入力信号および遅延信号に応答して
クロツクパルスを発生させる。外部オーバライド
信号は入力信号に関係なくクロツクパルスの制御
を許す。
本発明の上記の、およびその他の目的、特徴お
よび長所は、添付の図面とともに下記の詳細な説
明から一層よく理解されるであろう。
発明の詳細説明 第１図は、入力／出力パツド２、出力セル３、
バイアス発生器セル４、クロツク発生器セル５お
よび主要セル６を有するシリコン半導体基板を含
むマクロセルアレイ１を示す。金属化層（図示さ
れていない）内の経路指定チヤネルは所望する論
理によつて決定される方法によつて任意のセルを
互に、また入力／出力パツド２に接続している。
セル３，４，５，６は水平に近接しているが、金
属化が行われるまではセル間に実際の電気的接触
は行われない。各セルは一定の機能を与えるよう
な方法で金属化層によつて接続される複数の半導
体デバイスを含む。各セルは２つ又はそれ以上の
論理セル７に更に分割してもよい。
３つの金属化層（図示されていない）が用いら
れ、そこでは最初の２層は当業者に周知の方法で
マクロを相互接続し、第３の層はパワーバシング
（power bussing）を相互接続している。金属化
層内の水平経路指定チヤネル８は所望する論理に
よつて決定される方法によりもし必要ならば任意
のセルを相互に、また入力／出力パツド２に接続
している。１つだけの水平経路指定チヤネル８が
示されているが、30ものチヤネルがセルの各水平
行（row）を横切つてもよい。
金属化層内の垂直経路指定チヤネル９は水平経
路指定チヤネル８の間を横切つて織るように配置
され、それで接続して所望の論理を与える。垂直
経路指定チヤネル９はセルの上を通らずに、セル
の各垂直行の間に位置している。１つだけの垂直
経路指定チヤネル９が示されているが、実際の数
はそれよりも多く、各チツプの要求によつて変わ
る。
第２図を参照すると、クロツク発生器５（第１
図）は端子１２における入力信号に応答するゲー
ト回路１１を含む。端子１２は入力／出力パツド
２のうちの任意の１つでよい。クロツク発生器５
をオンチツプにすることによつて、一方のチツプ
に対する他方のチツプの相対的遅さは補償
（compensate）される。即ち、遅いチツプにより
発生されたパルスは速いチツプにより発生された
パルスより幅が広く、それによつてパルス幅の必
要条件を満たす。トランジスタ１３は、ベースを
端子１２に接続させ、エミツタを差動的に接続さ
れたトランジスタ１４のエミツタに接続させ、か
つ電流源トランジスタ１５のコレクタに接続させ
ている。トランジ１５は、ベースをバイアス電圧
VCSを受けとるように適合させ、エミツタを抵抗
１７によつて電圧供給線１６に結合させている。
トランジスタ１４は、ベースをバイアス電圧VBB
を受けとるように適合させ、コレクタを抵抗１９
により電圧供給線１８に結合させ、かつ抵抗２１
によりトランジスタ１３のコレクタに結合させて
いる。トランジスタ１３のコレクタは、更にエミ
ツタフオロアトランジスタ２２のベースに接続さ
れている。トタンジスタ２２は、コレクタを電圧
供給線１８に結合させ、エミツタを抵抗２３によ
り電圧供給線１６に結合させ、かつトランジスタ
２４のベースに結合させている。トランジスタ２
４は、エミツタを差動的に接続したトランジスタ
２５のエミツタに接続させ、かつ電流源トランジ
スタ２６のコレクタに接続させている。トランジ
スタ２６は、ベースをバイアス電圧VCSを受けと
るように適合させ、エミツタを抵抗２７により電
圧供給線１６に結合させている。トランジスタ２
５は、ベースをバイアス電圧を受けとるように適
合させ、コレクタを抵抗２８により電圧供給線１
８に結合させ、かつ抵抗２９によりトランジスタ
２４のコレクタに結合させている。トランジスタ
２４のコレクタは、更にエミツタフオロアトラン
ジスタ３１のベースに接続されている。トランジ
スタ３１は、コレクタ電圧供給線１８に接続さ
せ、エミツタを抵抗３２により電圧供給線１６に
結合させ、かつトランジスタ３３のベースに接続
させている。トランジスタ３３は、エミツタを差
動的に接続しているトランジスタ３４のエミツタ
および電流源トランジスタ３５のコレクタに接続
させている。トランジスタ３５は、ベースをバイ
アス電圧VCSを受けとるように適合させ、エミツ
タを抵抗３６により電圧供給線１６に結合させて
いる。トランジスタ３４、ベースをバイアス電圧
VBBを受けとるように適合させ、コレクタを抵抗
３７によつて電圧供給線１８に結合させ、かつ抵
抗３８によつてトランジスタ３３のコレクタに結
合させている。トランジスタ３３のコレクタは、
更にエミツタフオロアトランジスタ３９のベース
に接続させている。トランジスタ３９は、コレク
タを電圧供給線１８に接続させ、エミツタを抵抗
４１によつて電圧供給端子１６に結合させ、かつ
トランジスタ４２のベースに接続させている。ト
ランジスタ４３のベースは入力端子１２に接続さ
れ、トランジスタ４４のベースは、外部オーバー
ライド高信号を受信するように適合している。ト
ランジスタ４２，４３，４４のコレクタは、抵抗
４５によつて電圧供給端子に結合している。トラ
ンジスタ４２，４３，４４のエミツタは差動的に
接続したトランジスタ４６のエミツタに接続さ
れ、トランジスタ４７のコレクタに接続されてい
る。トランジスタ４６は、ベースをバイアス電圧
VBBを受けとるように適合させ、コレクタを抵抗
４８によつてトランジスタ４２，４３，４４のコ
レクタに結合させている。トランジスタ４７は、
ベースをバイアス電圧VBB′を受けとるように適
合させ、エミツタを差動的に接続させ、電流源ト
ランジスタ５１のコレクタに接続させている。ト
ランジスタ５１のベースは、バイアス電圧VCSを
受けとるように適合しており、電流源トランジス
タ５１は、エミツタを抵抗５２により電圧供給線
１６に結合させている。トランジスタ４９のベー
スは、トランジスタ５３のエミツタに接続され、
抵抗５４によつて電圧供給線１６に結合されてい
る。トランジスタ５３のベースは、外部オーバー
ライド低信号を受信するように適合しており、ト
ランジスタ５３は、コレクタを電圧供給線１８に
接続させている。トランジスタ４９のコレクタ
は、トランジスタ４６のコレクタおよびトランジ
スタ５５のベースに接続されている。トランジス
タ５５は、コレクタを電圧供給線１８に接続さ
せ、エミツタを出力端子５６に接続させ、かつ抵
抗５７によつて電圧供給線１６に結合させてい
る。
先ず第１にトランジスタ４２，４４，５３のベ
ースはすべて低であり、端子１２は高であると仮
定しよう。そうすると端子５６における出力は高
になる。入力端子１２への印加が負に移行すると
（negative going transition）トランジスタ１３
をターンオフし、トランジスタ２２のベースを高
にする。トランジスタ２２が導通すると、トラン
ジスタ２４のベースは高になり、従つてトランジ
スタ２４をターンオンし、そのコレクタを低にす
る。トランジスタ３１のベースが低になると、ト
ランジスタ３３のベースは低になる。トランジス
タ３３がターンオフすると、トランジスタ３９の
ベースは高になり、トランジスタ４２のベースは
高になる。
しかし、トランジスタ４３のベースが低になつ
た後３ゲート遅延（three gate delays）までは
トランジスタ４２のベースは高にならない。ゲー
ト遅延数は、増減してパルス幅を変える。本発明
は図示されているように３ゲート遅延に限定する
ことを意味するものではない。この３ゲート遅延
の間隔の間に、トランジスタ４２，４３，４４お
よび５５のベースはすべて低になり、従つて端子
５６における出力も低になる。これは第３図の波
形を参照することによつて更によく理解される。
波形Ａはトランジスタ１３，４３のベースに印加
された端子１２における入力信号を表わす。波形
Ｂはトランジスタ４２のベースに印加された信号
を表わす。波形Ｃは端子５６における信号を表わ
す。第３図において、６１は入力信号波形（波形
Ａ）の立下り部分、６２は出力端子５６における
信号波形（波形Ｃ）の立下り部分、６３はトラン
ジスタ４２のベースに印加された信号波形（波形
Ｂ）の立上り部分、６４は出力端子５６における
信号波形（波形Ｃ）の立上り部分をそれぞれ示し
ている。波形Ａが６１において下方に移行する
と、波形Ｃはトランジスタ４３，４６，５５に固
有の伝播遅延による僅かな遅延の後に６２におい
て下方に移行する。３ゲート遅延後の波形Ｂは、
６３において上方に移行する。次に波形Ｃはトラ
ンジスタ４３，４６，５５に関連した僅かな遅延
後に６４において上方に移行する。
トランジスタ４２がターンオンするやいなや、
電流はトランジスタ４６からわきへ向けられ
（divert）、トランジスタ４６のコレクタは高にな
り、トランジスタ５５をプルアツプして出力端子
５６を高にする。トランジスタ５５は大型トラン
ジスタであり、抵抗５７は大量の電流を引いてク
ロツクパルスが大きなフアンアウトに対する低下
した感度をもつことができるように設計されてい
る。
トランジスタ４４のベースに印加された外部オ
ーバーライド高信号は、端子１２における入力信
号に関係なく電流をトランジスタ４６からわきへ
そらし、出力端子５６を高にする。トランジスタ
５３のベースに印加された外部オーバーライド低
信号はトランジスタ４９のベースを高にし、端子
１２における入力信号および外部オーバーライド
高信号の状態には関係なくトランジスタ５５のベ
ースから電流を引き込んで（sink）出力端子５６
を低にする。この配置はクロツクパルスの手動制
御を可能にする。
大きなフアンアウトに対する感度の低下した幅
の狭いパルスを有するオンチツプクロツク発生器
を含むマクロセルアレイが提供されたことが上記
の説明により認識されるはずである。
【図面の簡単な説明】
第１図は、マクロセルのレイアウト図である。
第２図は、本発明の好ましい実施例を示す。第３
図は、本発明の好ましい実施例において選択され
た点における波形を示す。 １……マクロセルアレイ、２……入力／出力パ
ツド、３……出力セル、４……バイアス発生器セ
ル、５……クロツク発生器（セル）、６……主要
セル、７……論理セル、８……水平経路指定チヤ
ネル、９……垂直経路指定チヤネル、１１……ゲ
ート回路、１２……（入力）端子、１３，１４，
２２，２４，２５，３１，３３，３４，４２，４
３，４４，４６，４７，４９，５３，５５……ト
ランジスタ、１５，２６，３５，５１……電流源
トランジスタ、１６，１８……電圧供給線、１
７，１９，２１，２３，２７，２８，２９，３
２，３６，３７，３８，４１，４５，４８，５
２，５４，５７……抵抗、３９……エミツタフオ
ロアトランジスタ、５６……（出力）端子、６１
……入力信号波形（波形Ａ）の立下り部分、６２
……出力端子５６における信号波形（波形Ｃ）の
立下り部分、６３……トランジスタ４２のベース
に印加された信号波形（波形Ｂ）の立上り部分、
６４……出力端子５６における信号波形（波形
Ｃ）の立上り部分。

Claims (1)

  1. 【特許請求の範囲】 １ その各々が複数の半導体デバイスを有し、前
    記半導体デバイスが各セル内で相互に接続され論
    理機能を与える複数のセルと、 その各々が入力信号を受信するように適合され
    た複数の入力／出力パツドと、 前記論理機能の選択された入力／出力点におい
    て前記複数の半導体デバイスに結合された、前記
    セルの上にある１つ又は複数の金属化層内の複数
    の水平経路指定チヤネルと、 前記水平経路指定チヤネルと前記入力／出力パ
    ツドに結合された前記セルの上にある１つ又は複
    数の金属化層内の複数の垂直経路指定チヤネル
    と、を具備し、前記複数のセルのうちの１つのセ
    ル内に含まれるクロツク発生器は、 (a) 前記複数の入力／出力パツドのうちの１つに
    結合して入力信号に応答し、出力として遅延信
    号を有するゲート手段、 (b) 基準電圧に結合したベースを有する第１トラ
    ンジスタ、 (c) 複数の入力／出力パツドのうちの１つに結合
    したベースを有し、前記第１トランジスタに差
    動的に接続した第２トランジスタ、 (d) 前記ゲート手段に結合したベースを有し、遅
    延信号に応答し、前記第１トランジスタに差動
    的に接続した第３トランジスタ、 (e) 前記第１トランジスタのコレクタに結合され
    たベースと出力端子に結合されて、出力信号を
    与えるエミツタを有する第４トランジスタ、 (f) 外部オーバーライド高信号を受信するように
    適合されたベースを有し、前記第１トランジス
    タに差動的に接続され、入力信号に関係なく、
    出力信号を制御する第５トランジスタ、 を具え、更に、 前記第４トランジスタのベースに結合され、外
    部オーバーライド低信号を受信するように適合さ
    れ、前記入力信号と前記外部オーバーライド高信
    号に関係なく出力信号を制御する手段、 を具えることを特徴とするマイクロセルアレイ。 ２ 第２基準電圧と結合されるためのベースと前
    記第１、第２、第３、第５トランジスタのエミツ
    タに結合されるコレクタを有する第６トランジス
    タと、 前記第４トランジスタのベースに結合されたコ
    レクタを有し、前記第６トランジスタに差動的に
    接続した第７トランジスタと、 前記外部オーバーライド低信号に結合するベー
    スと、 前記第７トランジスタのベースに結合されたエ
    ミツタを有する第８トランジスタと、 を更に具える前記特許請求の範囲第１項記載のマ
    クロセルアレイ。
JP59129898A 1983-07-01 1984-06-23 オンチツプクロツク発生器を有するマクロセルアレイ Granted JPS6021618A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
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US510042 1983-07-01

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JPS6021618A JPS6021618A (ja) 1985-02-04
JPH0349214B2 true JPH0349214B2 (ja) 1991-07-26

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ID=24029126

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59129898A Granted JPS6021618A (ja) 1983-07-01 1984-06-23 オンチツプクロツク発生器を有するマクロセルアレイ

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US (1) US4593205A (ja)
JP (1) JPS6021618A (ja)

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