JPS6361778B2 - - Google Patents

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JPS6361778B2
JPS6361778B2 JP57179955A JP17995582A JPS6361778B2 JP S6361778 B2 JPS6361778 B2 JP S6361778B2 JP 57179955 A JP57179955 A JP 57179955A JP 17995582 A JP17995582 A JP 17995582A JP S6361778 B2 JPS6361778 B2 JP S6361778B2
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semiconductor integrated
diffused resistance
type semiconductor
master slice
integrated circuit
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/903—Masterslice integrated circuits comprising field effect technology
    • H10D84/907—CMOS gate arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/20—Interconnections within wafers or substrates, e.g. through-silicon vias [TSV]

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明は半導体集積回路、特にマスタースライ
ス型の半導体集積回路に関する。
(2) 技術の背景 顧客サービスへの自由度を増すために近年マス
タースライス型の半導体集積回路（以下ICとも
称す）が広く利用されている。これは多数の基本
回路要素を予めバルク内に形成しておき、後に、
各品種のICに応じて配線を施し所望の回路機能
を得るというものである。このマスタースライス
型のICとしては現在シリコンゲートを用いるも
のが主流になりつつある。これはMOSトランジ
スタのゲート電極としてポリシリコンを用いるも
のであり、パターンの微細化、すなわち高集積
ICの実現には有利である。一方、シリコンゲー
ト以外のものとしてメタルゲートを用いる形式が
ある。このメタルゲート形式のものはパターンの
微細化には不向きであるが、シリコンゲート形式
のICにない利点を備えている。例えば高耐圧で
あることと、製造コストが安いこと等である。前
者の利点は、一般にメタルゲートとして約10μ
（シリコンゲートは約1μ程度）程度の幅（チヤネ
ル長）のものが汎用になつていることから生ずる
利点である。後者の利点は、ポリシリコンを用い
る場合のマスクの枚数に比してメタルゲートの方
が少なくて済むことから生ずる利点である。この
ような利点に着目して、SSI（small scale
integration）あるいはMSI（middle scale
integration）用のICとしてメタルゲートのICの
需要もかなりある。
(3) 従来技術と問題点 上記のとおりメタルゲートのICにはシリコン
ゲートのICにない利点を有している。然しなが
らメタルゲートのICでは高集積化が期待できず
又パターン設計が複雑となる。これが問題点であ
る。この問題点の第１の要因は、既述したよう
に、メタルゲートの幅が太いことである。又、第
２の要因は電源配線および信号配線の自由度が極
端に低いことである。上記第１の要因は、メタル
ゲートの幅を縮小すれば解消でき、技術的に困難
はない。ところがその幅を縮小化することは生産
ラインの変更によらなければならず経済的に不利
となる。上記第２の要因はかなり本質的なもので
ある。シリコンゲートの場合、ポリシリコンゲー
トが絶縁膜で被われているからメタル配線との交
差は自由である。これに対し、メタルゲートでは
メタルが露出しているからメタル配線との交差
は、短絡を生じさせないために、絶対に禁止され
なければならない。このため、このような交差が
不可避の部分には拡散抵抗を施し、いわば立体交
差を形成しなければならない。然しこれではマス
タースライスの利益が失われてしまう。
(4) 発明の目的 本発明は上記問題点に鑑み、メタル配線の自由
度を向上せしめることのできるマスタースライス
型半導体集積回路を提案することを目的とするも
のである。
(5) 発明の構成 上記目的を達成するために本発明は、多数本の
拡散抵抗領域を予めバルク内に形成しておき、メ
タル配線との交差部分ではこの拡散抵抗領域を介
して立体交差させることを基本とするものであ
る。この場合、多数本の拡散抵抗領域の中には未
使用に終わるものも必ず出てくる。そうなると、
今度は、その未使用の拡散抵抗領域の存在によつ
て事実上集積度が低下するという不利が派生す
る。従つてこの不利を補つてこそ前述の基本とな
る発想が生きてくる。そこで、その不利を補うべ
く、ICには不可欠なフリツプフロツプ回路の群
を通常の基本セル（後述）の群をもつて構成する
ことをやめ、フリツプフロツプ回路（以下FFと
も称す）専用のセルを導入することを特徴とする
ものである。
(6) 発明の実施例 以下図面に従つて本発明を説明する。
第１図は本発明に基づくマスタースライス形半
導体集積回路の概略を示す平面図である。すなわ
ちワンチツプの概略レイアウトを示す。本図にお
いて、１１がそのワンチツプをなすバルクであ
る。バルク１１の中央部分にはセル群がアレイ状
に並んでいる。ここで図中の縦方向を列方向と称
し、横方向を行方向と称するものとすると、多数
本のセル列が列方向に平行に、そして行方向に所
定ピツチで並ぶ。このセル列は通常基本セル列か
らなる。各基本セル列は例えばＰチヤネルMOS
トランジスタとＮチヤネルMOSトランジスタの
対を２対備えてなる（後述）。このような基本セ
ル列は図中参照番号１２を付して示す。基本セル
列１２のみからなるマスタースライスは既に多用
されている。ところが、本発明では、この基本セ
ル列１２のうちのいくつかを、フリツプフロツプ
セル列（以下FFセル列とも称す）１３に置き換
える。図中では基本セル列に比して幅広に描いて
ある。基本セル列に対してどの位の割合でFFセ
ル列を入れるかは用途に応じ適宜定める。
基本セル列１２の各々では、ランドが構成され
る。つまり複数個の基本セルを１つの群にまとめ
てランドとなし、複数ランドが列方向に並ぶ。各
ランドの間は空き領域となる。FFセル列１３の
各々も複数のランドで構成され、各ランドが１つ
のFFをなす。あるいは複数のFFで１ランドとし
ても良い。各FFランドの間も空き領域となる。
なお、基本セル列間および基本セル列とFFセル
列との間も空き領域が形成される。
さらに本発明では、上記空き領域に短片状の拡
散抵抗領域の群（図示せず）が主として行方向に
規則正しく配列される。バルク１１上には、その
周辺に沿つて、Ｉ／Ｏ（input／output）セル群１
４が通常配列されるが、これらＩ／Ｏセル群１４
と前記セル列１２，１３の間にも多数の短片状の
拡散抵抗領域（図示せず）の群が規則正しく配列
される。
ここに本発明の基本が成立する。すなわち、１
以上のFFセル列１３と拡散抵抗領域の群が主要
な構成要素であり、いずれも予めバルクに埋め込
まれる。拡散抵抗領域は後の工程におけるメタル
配線相互の立体交差に使用されるものである。こ
の場合、未使用の拡散抵抗領域に存在によつて
ICの高集積化が妨げられることを実質的に補償
すべく、FFセル列１３が挿入される。FFは通常
のICでは不可欠な存在であり、例えば、カウン
タ、UP／DOWNカウンタ、シフトレジスタ、ジ
ヨンソンカウンタ、ユニバーサルシフトレジスタ
等の構成には欠かせない。それにも拘らず、従来
は各FFを、基本セルの群から組み立てていた。
このため、各FFに要するスペースが大となり集
積度が上がらない。そこで、これらFFは専用の
FFセル列１３として予め組み立て、FFに食わせ
るスペースを極力抑えることとし、これにより節
約されたスペースによつて、前記未使用の拡散抵
抗領域によるロスを補償することとする。なお各
FFとしては、Set／Reset付Ｄ−FFとして組み立
て、最大限のニーズに応じられるようにしておく
のが好ましい。以下、第１図の細部についてさら
に詳述する。
第２図は第１図中の円２内を拡大して示す平面
図である。なお、全ての図面を通じて、同一の構
成要素には同一の参照番号又は記号を付して示
す。前述のように基本セル列ならびにFFセル列
はそれぞれ複数のランドに区切つて構成され、こ
れらランド間の空き領域にも拡散抵抗領域の群が
形成される。これらを総称して第１の拡散抵抗領
域と呼ぶことにすると、該第１の拡散抵抗領域は
第２および第３の拡散抵抗領域からなる。このう
ち第２の拡散抵抗領域を示したのが第２図であ
る。本図中矢印１２は基本セル列を示し、４つの
ランド２１がそれぞれ部分的に示されている。２
２は１つの基本セルである。そして前記第２の拡
散抵抗領域は２３として示される。領域２３は列
方向に沿つて例えば３本ずつ設けられ、且つ行方
向に隣接する基本セルのランド２１間にまたがつ
て配列される。一例として部から部に至るメ
タル配線を示すと、図中のハツチングの配線２４
の如くなる。なお２４′は特に領域２３間を接続
するメタル配線（以下リード配線と称す）を示
す。これらメタル配線２４、リード配線２４′は
バルク表面の絶縁層に設けたコンタクト窓２５を
介し、各領域２３に接続する。
第３図は第１図中の円３内を拡大して示す平面
図である。本図は前記第３の拡散抵抗領域３１を
示し、各FFセルのランド３２の間に設けられ、
例えば３本平行して行方向に伸びる。一例として
図中では点から点に至る配線を示す。これら
第３の拡散抵抗領域３１は、各FFセルのランド
を中心にして行方向に対称的に伸びる。これは、
各FFセルのランド３２は列方向に伸びるカスケ
ード接続となることが多いことに着目したもので
ある。なお図中の参照番号１２，１３，２１，２
２，２３，２４，２４′，２５等の意味は既述の
とおりである。
第４図は第１図中の円４内を拡大して示す平面
図である。本図は主として第４の拡散抵抗領域を
示すものであり、図中の４１で表わされる。一例
として図では点から点に至る配線を示す。領
域４１は基本セルのランド２１の相互間において
行方向の複数本並列して設けられ、又、基本セル
のランド２１とFFセルのランド３２相互間にお
いて行方向に複数本並列して設けられる。相隣る
一方のランドより他方のランドに至る配線におい
て、その途中に別のメタル配線がこれと交差する
ように伸びる場合に、これら領域４１を用いて立
体交差するのが便利である（例えば図中の点−
点の配線）。つまり、第４の拡散抵抗領域４１
は各ランドの一辺とこれに隣接するランドの一辺
の間に設けられる領域である。
ここで各ランドの入出力端子についてみると、
先ず基本セルのランド２１が有する入出力端子は
主として列方向に平行な辺上に置かれるのが望ま
しい。これは第４の拡散抵抗領域４１と最短ルー
トでつなぐことができるからである。一方、FF
セルのランド３２が有する入出力端子は主として
行方向に平行な辺上に置かれるのが望ましい。例
えば第３図中のＱ、、CK、、Set、Reset
等は、カウンタ等の形成にあたりカスケード接続
されるのが普通だからである。
第５Ａ図は第１図中の円５Ａ内を拡大して示す
平面図であり、第５Ｂ図は第１図中の円５Ｂ内を
拡大して示す平面図である。第５Ａ，５Ｂ図共に
第５の拡散抵抗領域を示すものであり、参照番号
５１で表わされる。中央部に置かれる基本セル列
およびFFセル列とこれらの外側に置かれるＩ／
Ｏセル５２（第１図の１４と同じ）の群との間の
空き領域には通常電源配線（VDD）５３あるいは
電源配線（VSS）５４が優先的に布線される。こ
れらは第１図中のパツドVDDあるいはパツドVSS
につながれる。そこで、これら電源配線と直交す
る方向に領域５１を複数本並列して設け、Ｉ／Ｏ
セル５２とセル列１２，１３との接続を容易にす
るのが好ましい。第５Ｂ図においても、第５の拡
散抵抗領域５１は、電源配線５３，５４に直交し
て複数本並列に設けられている。かくして、電源
配線５３，５４との立体交差が容易に形成でき
る。なお、リード配線２４′、コンタクト窓２５
等については既に述べたとおりである。又、第５
Ａ図に示すＩ／Ｏセル５２の群に隣接した基本セ
ルのランド２１は、行方向に平行な辺上に入出力
端子を設けるのが望ましい。
第６Ａ図は基本セルの一例を示す回路図であ
り、第６Ｂ図は第６Ａ図の回路の具体的なレイア
ウトパターンを示す平面図である。第６Ａ図およ
び第６Ｂ図においてＰ１，Ｐ２はＰチヤネル
MOSトランジスタ、Ｎ１，Ｎ２はＮチヤネル
MOSトランジスタを表わし、Ｐ−chはＰチヤネ
ル領域、Ｎ−chはＮチヤネル領域である。バル
クがＮ形基板であればＰチヤネルMOSトランジ
スタは該Ｎ形基板内に形成され、Ｎチヤネル
MOSトランジスタは該Ｎ形基板内のＰウエル内
に形成され、もしバルクがＰ形基板であればＮチ
ヤネルMOSトランジスタは該Ｐ形基板内に形成
され、ＰチヤネルMOSトランジスタは該Ｐ形基
板内のＮウエル内に形成される。このことは、
FFセルを構成するMOSトランジスタについても
同じである。
第７Ａ図はFFセルの一例を示す回路図であり、
第７Ｂ図は第７Ａ図の回路のシンボルを表わす図
である。FFセルは、最大限のニーズに応じられ
るようにSet／Reset付Ｄ−FFとして構成され、
もしSet機能が不要ならば端子にＨレベルを固
定的に与えておけば良い。又、もしReset機能が
不要ならば端子にＨレベルを与えておけばよ
い。両方不要なら両者共Ｈレベルにする。さらに
ＱをＤ入力に帰還すればカウンタになる。なお、
第７Ａ図のFFは周知のものであるから詳細な動
作説明は省略する。なお、外向きの矢印を付した
MOSトランジスタはＰチヤネルMOSトランジス
タであり、内向きの矢印を付したものはＮチヤネ
ルMOSトランジスタである。又、図中、Ｔで示
す形式のものはトランスフアゲートであり、クロ
ツクCK、により開閉する。
最後に拡散抵抗領域についてみると、該拡散抵
抗領域は、前記Ｎ形基板内あるいはＮウエル内に
おいてＰ形拡散領域として形成され、前記Ｐ形基
板内あるいはＰウエル内においてＮ形拡散領域と
して形成される。このように、拡散抵抗領域を用
いることは配線手段として不向きのように思われ
るが、MOSトランジスタ回路は各入力インピー
ダンスが高いので、電流駆動というより電圧駆動
に近く、このような抵抗成分は事実上無視でき
る。むしろ、これら拡散抵抗領域に付帯する接合
容量の方が特性を左右することになる。従つて、
例えば、２以上の拡散抵抗領域を並列接続して事
実上の抵抗成分を下げようとすることは余り意味
はなく、却つて前記接合容量の増大を招き動作速
度を遅くする結果となる。
(7) 発明の効果 以上詳細に説明したとおり本発明によれば既述
の問題点を解決した配線の自由度の高い実用的な
マスタースライス型半導体集積回路が実現され
る。
【図面の簡単な説明】
第１図は本発明に基づくマスタースライス型半
導体集積回路の概略を示す平面図、第２図は第１
図中の円２内を拡大して示す平面図、第３図は第
１図中の円３内を拡大して示す平面図、第４図は
第１図中の円４内を拡大して示す平面図、第５Ａ
図は第１図中の円５Ａ内を拡大して示す平面図、
第５Ｂ図は第１図中の円５Ｂ内を拡大して示す平
面図、第６Ａ図は基本セルの一例を示す回路図、
第６Ｂ図は第６Ａ図の回路の具体的なレイアウト
パターンを示す平面図、第７Ａ図はFFセルの一
例を示す回路図、第７Ｂ図は第７Ａ図の回路のシ
ンボルを表わす図である。 １１……バルク、１２……基本セル列、１３…
…FFセル列、１４……Ｉ／Ｏセル、２１……基
本セルのランド、２２……基本セル、２３……第
２の拡散抵抗領域、２４……メタル配線、２４′
……リード配線、２５……コンタクト窓、３１…
…第３の拡散抵抗領域、３２……FFセルのラン
ド、４１……第４の拡散抵抗領域、５１……第５
の拡散抵抗領域、５２……Ｉ／Ｏセル、５３，５
４……電源配線。

Claims (1)

  1. 【特許請求の範囲】 １ 列方向に沿つて平行に伸び且つ行方向に沿つ
    て所定ピツチで配列されるように予めバルクに形
    成される複数本の基本セル列およびフリツプフロ
    ツプセル列と、これら基本セル列およびフリツプ
    フロツプセル列を除く部分の前記バルクに予め形
    成される短片状の複数の配線用の拡散抵抗領域の
    群と、前記バルクの表面に絶縁層を介して布線さ
    れる複数のメタル配線とを備え、前記拡散抵抗領
    域と前記メタル配線とによつて基本セルおよびフ
    リツプフロツプセル間の相互配線がなされている
    ことを特徴とするマスタースライス型半導体集積
    回路。 ２ 各前記基本セル列が、前記基本セルの群を１
    つのランドとして複数のランドからなり、各前記
    フリツプフロツプセル列が、１又は２以上の前記
    フリツプフロツプセルを１つのランドとして複数
    のランドからなり、これらランドの間に形成され
    た空き領域にも短片状の複数の第１の拡散抵抗領
    域が予め前記バルクに形成されていることを特徴
    とする特許請求の範囲第１項記載のマスタースラ
    イス型半導体集積回路。 ３ 前記第１の拡散抵抗領域は第２の拡散抵抗領
    域および第３の拡散抵抗領域をもつて構成され、
    該第２の拡散抵抗領域は、行方向に隣接する前記
    基本セルのランド間にまたがるように行方向に複
    数本相互に並列して設けられ、前記第３の拡散抵
    抗領域は各前記フリツプフロツプセルのランドを
    中心として行方向に複数本相互に並列して対称的
    に、隣接する前記ランドにまたがるように設けら
    れることを特徴とする特許請求の範囲第２項記載
    のマスタースライス型半導体集積回路。 ４ 前記拡散抵抗領域上の前記絶縁層にコンタク
    ト窓を設けて該拡散抵抗領域と前記メタル配線と
    の接続を行い、該メタル配線により隣接する該拡
    散抵抗領域相互間が接続されることを特徴とする
    特許請求の範囲第３項記載のマスタースライス型
    半導体集積回路。 ５ 前記拡散抵抗領域が第４の拡散抵抗領域を有
    し、該第４の拡散抵抗領域は各前記ランドの一辺
    とこれに隣接する前記ランドの対向する一辺との
    間に、行方向に複数本並列して設けられることを
    特徴とする特許請求の範囲第４項記載のマスター
    スライス型半導体集積回路。 ６ 前記第２、第３および第４の拡散抵抗領域の
    間を、それぞれに設けた前記コンタクト窓を介
    し、前記メタル配線によつて接続することを特徴
    とする特許請求の範囲第５項記載のマスタースラ
    イス型半導体集積回路。 ７ 前記基本セルからなる各ランドが有すべき入
    出力端子は主として列方向に平行な辺上に設けら
    れ、前記フリツプフロツプセルからなる各ランド
    が有すべき入出力端子は主として行方向に平行な
    辺上に設けられることを特徴とする特許請求の範
    囲第６項記載のマスタースライス型半導体集積回
    路。 ８ 前記拡散抵抗領域が第５の拡散抵抗領域を有
    し、該第５の拡散抵抗領域は、Ｉ／Ｏセル群と前
    記基本セル列ならびに前記フリツプフロツプセル
    列との間の空き領域に設けられ、且つ該空き領域
    上に布線される電源配線に対し直交する方向に複
    数本並列して設けられることを特徴とする特許請
    求の範囲第７項記載のマスタースライス型半導体
    集積回路。 ９ 前記第５の拡散抵抗領域上の前記絶縁層に設
    けた前記コンタクト窓を介し、前記メタル配線に
    よつて前記基本セル列ならびに前記フリツプフロ
    ツプセル列と該第５の拡散抵抗領域と前記Ｉ／Ｏ
    セル群との接続を行うことを特徴とする特許請求
    の範囲第８項記載のマスタースライス型半導体集
    積回路。 １０ 各前記基本セルおよび各前記フリツプフロ
    ツプセルはそれぞれＰチヤネルMOSトランジス
    タおよびＮチヤネルMOSトランジスタを基本回
    路要素として組み立てられ、前記バルクがＮ形基
    板の場合は、ＰチヤネルMOSトランジスタは該
    Ｎ形基板内に形成され、ＮチヤネルMOSトラン
    ジスタは該Ｎ形基板内のＰウエル内に形成され、
    逆に前記バルクがＰ形基板の場合は、Ｎチヤネル
    MOSトランジスタは該Ｐ形基板内に形成され、
    ＰチヤネルMOSトランジスタは該Ｐ形基板内の
    Ｎウエル内に形成されることを特徴とする特許請
    求の範囲第９項記載のマスタースライス型半導体
    集積回路。 １１ 前記拡散抵抗領域は、前記Ｎ形基板内ある
    いは前記Ｎウエル内においてＰ形拡散領域として
    形成され、前記Ｐ形基板内あるいは前記Ｐウエル
    内においてＮ形拡散領域として形成されることを
    特徴とする特許請求の範囲第１０項記載のマスタ
    ースライス型半導体集積回路。 １２ 前記フリツプフロツプセルがSet／Reset
    付Ｄ−フリツプフロツプからなることを特徴とす
    る特許請求の範囲第１１項記載のマスタースライ
    ス型半導体集積回路。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4727493A (en) * 1984-05-04 1988-02-23 Integrated Logic Systems, Inc. Integrated circuit architecture and fabrication method therefor
EP0170052B1 (en) * 1984-07-02 1992-04-01 Fujitsu Limited Master slice type semiconductor circuit device
JPS61111576A (ja) * 1984-10-13 1986-05-29 Fujitsu Ltd 半導体装置
US4864381A (en) * 1986-06-23 1989-09-05 Harris Corporation Hierarchical variable die size gate array architecture
US4922441A (en) * 1987-01-19 1990-05-01 Ricoh Company, Ltd. Gate array device having a memory cell/interconnection region
JPH0815210B2 (ja) * 1987-06-04 1996-02-14 日本電気株式会社 マスタスライス方式集積回路
US5053993A (en) * 1987-06-08 1991-10-01 Fujitsu Limited Master slice type semiconductor integrated circuit having sea of gates
JPS6424443A (en) * 1987-07-21 1989-01-26 Nec Corp Gate array
JPH01274512A (ja) * 1988-04-27 1989-11-02 Hitachi Ltd 半導体論理装置
US4933576A (en) * 1988-05-13 1990-06-12 Fujitsu Limited Gate array device having macro cells for forming master and slave cells of master-slave flip-flop circuit
JP2666807B2 (ja) * 1988-06-16 1997-10-22 富士通株式会社 集積回路パターンの形成方法
JPH0229124A (ja) * 1988-07-19 1990-01-31 Toshiba Corp スタンダードセル
US4978633A (en) * 1989-08-22 1990-12-18 Harris Corporation Hierarchical variable die size gate array architecture
US5214657A (en) * 1990-09-21 1993-05-25 Micron Technology, Inc. Method for fabricating wafer-scale integration wafers and method for utilizing defective wafer-scale integration wafers
JP3420694B2 (ja) * 1996-12-27 2003-06-30 株式会社東芝 スタンダードセル方式の集積回路
TW392307B (en) * 1998-01-13 2000-06-01 Mitsubishi Electric Corp A method of the manufacture and the setup of the semiconductor apparatus
JP2004221231A (ja) * 2003-01-14 2004-08-05 Nec Electronics Corp レイアウトパターン生成のための装置と方法、及びそれを用いた半導体装置の製造方法
JP2007071823A (ja) * 2005-09-09 2007-03-22 Sharp Corp 受光素子ならびにそれを備えたセンサおよび電子機器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3312871A (en) * 1964-12-23 1967-04-04 Ibm Interconnection arrangement for integrated circuits
GB1440512A (en) * 1973-04-30 1976-06-23 Rca Corp Universal array using complementary transistors
US4161662A (en) * 1976-01-22 1979-07-17 Motorola, Inc. Standardized digital logic chip
JPS5925260A (ja) * 1982-08-02 1984-02-09 Fujitsu Ltd 半導体装置

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Publication number Publication date
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DE3380383D1 (en) 1989-09-14

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