JPH02195465A - Ｄｍａ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １丘立１ 本発明はＤＭＡ回路に関し、特にロードアドレスとコラ
ムアドレスとの２１１類のアドレスを与えることにより
アクセスされるダイナミックＲＡＭをデータバッファと
して用いたＤＭＡ回路に関する。

礼嵐盈韮 従来のこの種のＤＭＡ回路はＤＭＡ１１％能を有する周
辺制御部と、高速のスタティックＲＡＭと、ＤＭＡコン
トローラとを含んで構成されている。

かかる従来のＤＭＡ回路では、高速にデータ転送を行う
場合、高速のスタティック型ＲＡＭを用いる必要がある
ために、コスト高になり、また容量がダイナミック型Ｒ
ＡＭに比して小であるので、使用するＲＡＭの数が多く
なり、装置の大型化を招来するという欠点がある。

１匪立１至 そこで、本発明はかかる従来のものの欠点を解決すべく
なされたものであって、その目的とするところは、小型
のダイナミックＲＡＭを使用しても動作速度を低下させ
ることなく高速なりＭＡ制御が可能なりＭＡ回路を提供
することにある。

１呪五里羞 本発明によれば、ＤＭＡ機能を有する周辺制御部とデー
タバファとを含み、このＤＭＡ１ｌ能を制御するＤＭＡ
回路であって、ＤＭＡ転送アドレスをラッチして以後前
記周辺制御部から発生されるデータ転送要求信号をカウ
ントアツプするカウント手段を有し、このカウント手段
のカウント出力を前記データバッファのアドレスとする
ようにしたことを特徴とするＤＭＡ回路が得られる。

Ｘ１１ 以下に、本発明の実施例を図面を参照して説明する。

第１図は本発明の実施例のブロック図である。

図において、周辺制御部１はデータを必要とする場合に
ＤＭＡ要求信号を発生するものである。データメモリ２
１は高速ページモードを有するダイナミックＲＡＭから
構成されたデータバッファであり、ロードアドレスとコ
ラムアドレスとの２種類のアドレスを与えることにより
アクセスされるようになっている。

ロードアドレスレジスタ３はデータメモリ２へのローア
ドレスＣを措定するレジスタであり、上位装置（図示せ
ず）からコントロールバス６を介して送出されるＤＭＡ
転送のためのローアドレスをラッチする。また、コラム
アドレスカウンタ４はデータメモリ２へのコラムアドレ
スｄを指定するためのカウンタであり、同じくコントロ
ールバス６を介して送出されるＤＭＡ転送のためのコラ
ムアドレスをラッチすると共に、このラッチ後は周辺制
御部１から発生されるデータ転送要求信号すの発生毎に
その内容がカウントアツプされる。

データ転送方向制御レジスタ５はデータメモリ２と周辺
制御部１との間のデータ転送方向を指示するためのレジ
スタである。このデータｅの転送はデータバス７を介し
て行われるようになっている。

データメモリ２へのローアドレスストローブ（ＲＡＳ）
信号ａはロードアドレスレジスタ３により発生され、ま
たコラムアドレスストローブ（ＣＡＳ）信号は周辺制御
部１から発生されるデータ要求信号すを用いるようにな
っている。

次に、本発明の実施例の動作を第２図のタイムチャート
を用いて説明する。第２図の（ａ）〜（ｅ）は第１図の
ブロックにおける各部信号ａ〜ｅを夫々対応して示した
ものである。

先ず、上位装置からデータ転送方向、データ転送アドレ
ス（ロー及びカラムアドレス）が発生され、データ転送
方向制御レジスタ５、ローアドレスレジスタ３及びコラ
ムアドレスカウンタ４へこれ等が夫々ラッチされること
になる。これに応答してＲＡＳ信号ａがアサート状態と
なり、ローアドレスＣがローアドレスレジスタ３よりデ
ータメモリ２へ送出される。

よって、データメモリ２はｃＡｓｔ号を受けることによ
り、メモリ内のデータを出力できる状態となる。この状
態で、周辺制御部１からデータ要求信号すが発生される
と、コラムアドレスカウンタ４へこれが入力されるから
、このカウンタ４はその内容がカウントアツプされる。

このデータ要求信号すの発生毎にこのカウンタは順次カ
ウントアツプされるので、周辺制御部１からのデータ要
求信号すの発生毎にコラムアドレスｄは順次歩進される
。

このとき、データメモリ２のＣＡＳ信号入力には周辺制
御部１により発生される当該データ要求信号すが同時に
印加される構成となっているので、結果的にローアドレ
スレジスタ３により指定されるローアドレス（これは一
定であり、高速ページモードとなっているものとする）
と、コラムアドレスカウンタ４により順次歩進されるコ
ラムアドレス２とによって、対応データｅがデータメモ
リ２より順次読出されるのである。

すなわち、高速ページモードのときのコラムアドレスを
、周辺制御部から発生されるデータ要求信号に応答して
カウントアツプするカウンタにより発生するようにして
、高速なアドレス発生を可能とすることにより、高速ス
タティックＲＡＭを用いなくと、小型のダイナミックＲ
ＡＭを用いることができることになるのである。このと
き、データ要求信号をダイナミックＲＡＭのＣＡＳ信号
端子へ供給するようにすれば良いものである６１肌立皇
１ 軟土の如く、本発明によれば、周辺制御部からのデータ
要求信号をコラムアドレスカウンタのカウントアツプ信
号として用いてコラムアドレスを発生させているので、
高速なベージモードアクセスが実現でき、小型のダイナ
ミックＲＡＭをデータバッファとして用いることが可能
となるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は第１図
のブロックの動作を示すタイムチャートである。 主要部分の符号の説明 １・・・・・・周辺制御部 ２・・・・・・データバッファメモリ ３・・・・・・ローアドレスレジスタ

Claims (1)

【特許請求の範囲】
1. （１）ダイレクトメモリアクセス（ＤＭＡ）機能を有す
   る周辺制御部とデータバッファとを含み、このＤＭＡ機
   能を制御するＤＭＡ回路であって、ＤＭＡ転送アドレス
   をラッチして以後前記周辺制御部から発生されるデータ
   転送要求信号をカウントアップするカウント手段を有し
   、このカウント手段のカウント出力を前記データバッフ
   ァのアドレスとするようにしたことを特徴とするＤＭＡ
   回路。