JPH021965A - 両方向入出力セル - Google Patents
両方向入出力セルInfo
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- JPH021965A JPH021965A JP63302123A JP30212388A JPH021965A JP H021965 A JPH021965 A JP H021965A JP 63302123 A JP63302123 A JP 63302123A JP 30212388 A JP30212388 A JP 30212388A JP H021965 A JPH021965 A JP H021965A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/998—Input and output buffer/driver structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
-
- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体を利用した両方向入出力ヒルに係り、特
に、入力保護とラップ′アップ（１ａｔｃｈｕｐ）を防
止覆ることのできる両刃内入出力セルに関づる。
に、入力保護とラップ′アップ（１ａｔｃｈｕｐ）を防
止覆ることのできる両刃内入出力セルに関づる。
従来からＣＭＯ３集積回路を利用した入力または出力端
子として使用される両方向入出力ヒルは第３図に示７１
−Ｊζうに構成されている。
子として使用される両方向入出力ヒルは第３図に示７１
−Ｊζうに構成されている。
図面によれば、電源供給電圧Ｖｃｃと接地電圧ＶＳＳの
間にチャンネルを直列で接続した０ＭＯ８１−ランジス
タ１とｎＭｏ５ ＋−ランジスタ２と、前記ｐＭＯ８ｔ
−シンジスタ１のゲートに接続された第１端子１２と、
前記ｎ Ｍ ＯＳ ＋−ランジスタ２のゲートに接続さ
れた第２蟻子１３と、而記ｎＭＯＳトランジスタ１のド
レーンとｎＭＯＳトランジスタ２のドレーンが接続され
た第１ノード１０と、電源供給電ＬＴ：Ｖｃｃと接地電
圧Ｖｓｓの間に直列接続されたダイオード５．６と、前
、１２ダイオード５．６の間の第２ノード１１と、第１
ノード１０と第２ノード１１との間に接続された多結晶
シリコンの抵抗４と、前記第１ノード１０に接続された
入出力用パッド３と、第３喘子１４と、前記第２ノード
１１と第３端子１４との間に接続された偶数個の反転ゲ
ー＋−７，８からなるバッファ手段によって構成されて
いる。
間にチャンネルを直列で接続した０ＭＯ８１−ランジス
タ１とｎＭｏ５ ＋−ランジスタ２と、前記ｐＭＯ８ｔ
−シンジスタ１のゲートに接続された第１端子１２と、
前記ｎ Ｍ ＯＳ ＋−ランジスタ２のゲートに接続さ
れた第２蟻子１３と、而記ｎＭＯＳトランジスタ１のド
レーンとｎＭＯＳトランジスタ２のドレーンが接続され
た第１ノード１０と、電源供給電ＬＴ：Ｖｃｃと接地電
圧Ｖｓｓの間に直列接続されたダイオード５．６と、前
、１２ダイオード５．６の間の第２ノード１１と、第１
ノード１０と第２ノード１１との間に接続された多結晶
シリコンの抵抗４と、前記第１ノード１０に接続された
入出力用パッド３と、第３喘子１４と、前記第２ノード
１１と第３端子１４との間に接続された偶数個の反転ゲ
ー＋−７，８からなるバッファ手段によって構成されて
いる。
前記のような構造の両方向入出力セルにおいて、入力は
入出力バッド３と多結晶シリコンの抵抗４と第２ノード
１１と反転ゲー１−７．８と第３端子１４とを順次に経
てチップ内に伝ｊヱされる。一方、出力は第１端子と第
２端子に供給されるチップ内のコントロールロジックに
よって入出力用パッド３に伝達される。
入出力バッド３と多結晶シリコンの抵抗４と第２ノード
１１と反転ゲー１−７．８と第３端子１４とを順次に経
てチップ内に伝ｊヱされる。一方、出力は第１端子と第
２端子に供給されるチップ内のコントロールロジックに
よって入出力用パッド３に伝達される。
第４図は第３図の一方のｎＭＯＳトランジスタ２部分の
レイアウト平面図である。
レイアウト平面図である。
第４図において領１４２０はｎ形基板またはウェル領域
ぐあり、領域２１はｐウェルであり、領域２２は３Ｊ板
表面でｐつＬル２１をめぐらすｐ４−ガードリング領域
であり、領域２：３はｎＭＯ３Ｉ〜ランジスタのドレー
ンおよびソースになる＋１４領域であり、領域２４ａは
多結晶シリコンゲート部分であり、領１ｉｉ２４ｂは前
記第３図の第１喘子１３ど接続される多結晶シリコンゲ
ート部分であり、領ｂｌｔ２３ａ、２３ｂ、２３ｃ、２
３ｄは前記第３図の第１ノード１０と接続されるｎＭＯ
Ｓトランジスタのｎ＋ドレーン領域である。
ぐあり、領域２１はｐウェルであり、領域２２は３Ｊ板
表面でｐつＬル２１をめぐらすｐ４−ガードリング領域
であり、領域２：３はｎＭＯ３Ｉ〜ランジスタのドレー
ンおよびソースになる＋１４領域であり、領域２４ａは
多結晶シリコンゲート部分であり、領１ｉｉ２４ｂは前
記第３図の第１喘子１３ど接続される多結晶シリコンゲ
ート部分であり、領ｂｌｔ２３ａ、２３ｂ、２３ｃ、２
３ｄは前記第３図の第１ノード１０と接続されるｎＭＯ
Ｓトランジスタのｎ＋ドレーン領域である。
第５図は第４図のａ −ａ’線で切断した断面のＪＪ板
部分と各端子との接続関係だけを図示したちのＣある。
部分と各端子との接続関係だけを図示したちのＣある。
第５図において、半導体基板３０の上部に形成されたｐ
ウェル３１内にｎＭＯＳトランジスタのドレーン３２を
形成し、１）ａ記ｐウェル３１の周囲にｐ＋ガードリン
グ３３を形成し、ｎ形塁板上部の所定領域にｐＭＯＳト
ランジスタのドレーン３４を形成し、ｐＭ ＯＳ ｌ−
ランジスタの周辺にｎトガ−ドリンク３５を形成し、ｐ
＋ガードリング３３には接地電圧Ｖｓｓを、ｎ＋ガード
リング３５に【よ電源供給電圧ＶＣＣを供給し、各１−
ランジスタのドレーン３２．３４はそれぞれ入出力パッ
ド３と接続する。
ウェル３１内にｎＭＯＳトランジスタのドレーン３２を
形成し、１）ａ記ｐウェル３１の周囲にｐ＋ガードリン
グ３３を形成し、ｎ形塁板上部の所定領域にｐＭＯＳト
ランジスタのドレーン３４を形成し、ｐＭ ＯＳ ｌ−
ランジスタの周辺にｎトガ−ドリンク３５を形成し、ｐ
＋ガードリング３３には接地電圧Ｖｓｓを、ｎ＋ガード
リング３５に【よ電源供給電圧ＶＣＣを供給し、各１−
ランジスタのドレーン３２．３４はそれぞれ入出力パッ
ド３と接続する。
（発明が解決しようとする課題〕
曲間構成の従来の両方向入出力ヒルにおいては、入出力
用パッド３に静電放電電圧（ＥＳＤＶ）によって瞬間的
に高電圧が発生して過電流が発生する場合がある。
用パッド３に静電放電電圧（ＥＳＤＶ）によって瞬間的
に高電圧が発生して過電流が発生する場合がある。
もし、負の高電圧が入出力用パッド３に入力されると第
３図の第１ノード１０を通じて第４図のｎトドレーン領
Ｖｉ２３ａ〜２３ｄと第５図のドレーン３２とに負の高
電圧が印加される。
３図の第１ノード１０を通じて第４図のｎトドレーン領
Ｖｉ２３ａ〜２３ｄと第５図のドレーン３２とに負の高
電圧が印加される。
この場合、第４図の各ｎ＋ドレーン領域２３ａ〜２３ｄ
と基板が接した領域２５．２６，２７゜２８を通じて、
ｐ＋ガードリング２２に電流が流れる。しかし、前記狭
い領域２５〜２８だけで【、Ｌ入出力用バッド３に印加
された電圧で発生する過°市流を短い時間で陥入するこ
とができないから、前記過゛市流がチップ内部に入力さ
れ、過電流が流れるときＩｖｊ ｆｌｌ的八温へよる劣
化現象から素子が破壊される問題点がある。
と基板が接した領域２５．２６，２７゜２８を通じて、
ｐ＋ガードリング２２に電流が流れる。しかし、前記狭
い領域２５〜２８だけで【、Ｌ入出力用バッド３に印加
された電圧で発生する過°市流を短い時間で陥入するこ
とができないから、前記過゛市流がチップ内部に入力さ
れ、過電流が流れるときＩｖｊ ｆｌｌ的八温へよる劣
化現象から素子が破壊される問題点がある。
本発明の目的は、予期されなかった高電圧または静電放
電電圧などが印加しても半導体の破壊とラッヂアップと
を確実に防止することのできる両方向入出力セルを提供
することにある。
電電圧などが印加しても半導体の破壊とラッヂアップと
を確実に防止することのできる両方向入出力セルを提供
することにある。
本発明の両方向入出力セルは、入出力パッドと、第１ノ
ードど、第２ノードど、所定信号を入力する第１，１夕
よび第２端子と、所定信号を出力する第３端子と、前記
第２ノードと電源供給端ｆおよび１＆地端トとにそれぞ
れ接続されたダイオードで構成される入力保護手段と、
前記第２ノードと第３端子との間に接続されたバッフ１
手段と、前記第１ノードと電源供給端子および接地端子
の間にそれぞれのドレーンが接続され、かつ、ゲートが
前記第１ Ｊ５よび第２端子に接続されて第１および第
２端子の入力によって第１ノードの電圧状態を前記入出
力パッドに伝達する論理手段とを有する両方向入出力セ
ルにおいて、前記論理手段が、前記ドレーンのチャンネ
ルと反対側の領域外部仝而に当該ドレーンと反対導電形
の半導体領域を近接して有するＭＯＳ Ｉ−ランジスタ
によって形、成されていることを特徴としている。
ードど、第２ノードど、所定信号を入力する第１，１夕
よび第２端子と、所定信号を出力する第３端子と、前記
第２ノードと電源供給端ｆおよび１＆地端トとにそれぞ
れ接続されたダイオードで構成される入力保護手段と、
前記第２ノードと第３端子との間に接続されたバッフ１
手段と、前記第１ノードと電源供給端子および接地端子
の間にそれぞれのドレーンが接続され、かつ、ゲートが
前記第１ Ｊ５よび第２端子に接続されて第１および第
２端子の入力によって第１ノードの電圧状態を前記入出
力パッドに伝達する論理手段とを有する両方向入出力セ
ルにおいて、前記論理手段が、前記ドレーンのチャンネ
ルと反対側の領域外部仝而に当該ドレーンと反対導電形
の半導体領域を近接して有するＭＯＳ Ｉ−ランジスタ
によって形、成されていることを特徴としている。
本発明によれば、両方向入出力パッドに接続される各Ｍ
ＯＳ Ｉ−ランジスタのドレーンのチャンネルと反対
側の領域に、当該ドレーンと反対導電形の半導体領域を
形成しているので、曲間入出力用パッドを通じて予期さ
れない高電圧または静電放電電圧等が印加されても、こ
れらに基づくリージ電流を前記半導体領域を通じて短時
間に良ηＹかつ確実に除去することができ、本発明のヒ
ルの破壊およびラッヂアップ等を確実に防止することが
できる。
ＯＳ Ｉ−ランジスタのドレーンのチャンネルと反対
側の領域に、当該ドレーンと反対導電形の半導体領域を
形成しているので、曲間入出力用パッドを通じて予期さ
れない高電圧または静電放電電圧等が印加されても、こ
れらに基づくリージ電流を前記半導体領域を通じて短時
間に良ηＹかつ確実に除去することができ、本発明のヒ
ルの破壊およびラッヂアップ等を確実に防止することが
できる。
以下、本発明を添付した第１図および第２図に示す実施
例により詳細に説明する。
例により詳細に説明する。
本発明の両方向入出力ヒルも、第３図に示す回路構成を
イＪしており、史に１１４記目的を達成づ−るように構
成されている。
イＪしており、史に１１４記目的を達成づ−るように構
成されている。
第１図は本発明に係るｎＭＯＳ ｔ−ランジス９２部分
の第４図と同様のレイアウト平面図である。
の第４図と同様のレイアウト平面図である。
第１図に４３いて、領域４０はｎ形半導体基板またはつ
Ｕ ）Ｌ／ ｉｉｔ板であり、領域４１は多結品シリ］
ンゲー１〜領域であり、領域４２はｎＭＯＳトランジス
タのソース領域であり、領域４３（まｎＭＯＳトランジ
スタのドレーン領域であり、領１ａｔ４４はｐト形つＬ
ル領域であり、領域４５はｐ」・シンク領域を兼ねるｐ
＋ガードリング領域であり、領域４６はｐ＋万一ドリン
グ領ｌ或である。
Ｕ ）Ｌ／ ｉｉｔ板であり、領域４１は多結品シリ］
ンゲー１〜領域であり、領域４２はｎＭＯＳトランジス
タのソース領域であり、領域４３（まｎＭＯＳトランジ
スタのドレーン領域であり、領１ａｔ４４はｐト形つＬ
ル領域であり、領域４５はｐ」・シンク領域を兼ねるｐ
＋ガードリング領域であり、領域４６はｐ＋万一ドリン
グ領ｌ或である。
１）４記領域４２には図示されなかった接触領域を通じ
て）ヰ地°電圧が供給され、領域４３には図示されなか
った接触領域を通じて入出力パッド３に印加される゛電
圧が供給される。
て）ヰ地°電圧が供給され、領域４３には図示されなか
った接触領域を通じて入出力パッド３に印加される゛電
圧が供給される。
第１図には図示していないが、ｐＭＯ８Ｉ−ランジスタ
のドレーンにも同様にドレーンに近接して「１＋ガード
リングまたはｎ＋シンクを形成しである（第２図参照）
。
のドレーンにも同様にドレーンに近接して「１＋ガード
リングまたはｎ＋シンクを形成しである（第２図参照）
。
第２図はこの発明の全体レイアウト平面図を第１図のｂ
−ｂ’線で切断した断面の基板部分と各端子との接続関
係だけを図示したｂのである。
−ｂ’線で切断した断面の基板部分と各端子との接続関
係だけを図示したｂのである。
第２図においてｎ形半導体またはウェル５０上に形成さ
れた領域５１はｐウェルであり、領域５２は接地電圧ｙ
ｓｓが印加されるｎＭＯ３トランジスタのソース領域で
あり、領域５３は入出力パッドと接続するｎＭＯＳトラ
ンジスタのドレーン領域であり、領域５４と５５１．ｉ
接地電圧が印加されるｐ＋ガードリング領域であり、領
域５６は人出内用パッド３と接続するｐＭＯ８ｌ−ラン
ジスタのドレーン領域であり、領域５７は電源供給電圧
Ｖｃｃと接続されるソース領域であり、領域５８゜５９
は電源供給電圧ＶＣＣが印加されるｎ＋ガードリング領
域である。
れた領域５１はｐウェルであり、領域５２は接地電圧ｙ
ｓｓが印加されるｎＭＯ３トランジスタのソース領域で
あり、領域５３は入出力パッドと接続するｎＭＯＳトラ
ンジスタのドレーン領域であり、領域５４と５５１．ｉ
接地電圧が印加されるｐ＋ガードリング領域であり、領
域５６は人出内用パッド３と接続するｐＭＯ８ｌ−ラン
ジスタのドレーン領域であり、領域５７は電源供給電圧
Ｖｃｃと接続されるソース領域であり、領域５８゜５９
は電源供給電圧ＶＣＣが印加されるｎ＋ガードリング領
域である。
次に、本実施例の作用を説明する。
０の高電圧が人出内用バッド３に入力されると、第３図
の第１ノード１０を通じて第１図の領域４３に負の高電
圧が印加される。
の第１ノード１０を通じて第１図の領域４３に負の高電
圧が印加される。
このとき第１図に示すように、ドレーン領域４３のチャ
ンネルと反対側の周囲に広い範囲のｐ→ガードリング４
５が形成されていて、ドレーン領域４３３に発ｌトシた
１ノージ電流は、短時間に容易にｐ＋シンクおよびまた
はｐ＋ガードリング４Ｆ）を通じて分散される。
ンネルと反対側の周囲に広い範囲のｐ→ガードリング４
５が形成されていて、ドレーン領域４３３に発ｌトシた
１ノージ電流は、短時間に容易にｐ＋シンクおよびまた
はｐ＋ガードリング４Ｆ）を通じて分散される。
また、正の電圧が印加されると第２図に図示しＩこｊ、
うに形成されたｏｖｏｓ トランジスタのドレーン５６
を通じて、このドレーン５６のチャンネルど反ス・ｊ側
の周囲に形成されているｎ＋シンクおよびまたはｎ１ガ
ードリング５８のほうに衝”？電流が流れる。
うに形成されたｏｖｏｓ トランジスタのドレーン５６
を通じて、このドレーン５６のチャンネルど反ス・ｊ側
の周囲に形成されているｎ＋シンクおよびまたはｎ１ガ
ードリング５８のほうに衝”？電流が流れる。
従っＣ１静電放電電圧による衝撃電流をｐ＋シンクおよ
びまたはｐ＋ガードリング４５またはｎ＋シンクおよび
まＩこはｎ−＋ガードリング５８と保護ダイオード５．
６とぐ同時に除去するから、ＣＭ ＯＳ素子を破壊され
るのを確実に防止することができる。史に、ｐ＋やｎ＋
シンクは広い面積にガードリングをレイアウトするとの
同様にして、基板に注入された少数１−ヤリャが広く拡
散するのを防止して、相対トランジスタのドレーンｆｒ
４ｂｌｉに移動する少数キャリＶの絶対１ｄを減少させ
ることが“ｃ（！る。。
びまたはｐ＋ガードリング４５またはｎ＋シンクおよび
まＩこはｎ−＋ガードリング５８と保護ダイオード５．
６とぐ同時に除去するから、ＣＭ ＯＳ素子を破壊され
るのを確実に防止することができる。史に、ｐ＋やｎ＋
シンクは広い面積にガードリングをレイアウトするとの
同様にして、基板に注入された少数１−ヤリャが広く拡
散するのを防止して、相対トランジスタのドレーンｆｒ
４ｂｌｉに移動する少数キャリＶの絶対１ｄを減少させ
ることが“ｃ（！る。。
なお、本発明は前記実施例に限定されるしのではなく、
必要に応じて変更することがで、きる。
必要に応じて変更することがで、きる。
このように本発明の両方向入出力セルは構成され作用す
るしのであるから、少数１ヤリャの拡１′１を防止して
ラッヂアップを効果的に防止することができ、またＣＭ
Ｏ３集積回路の信頼性をあげることができ、半導体等の
破壊を防止することもでき、耐久性に優れたものとなる
等の効果を奏する。
るしのであるから、少数１ヤリャの拡１′１を防止して
ラッヂアップを効果的に防止することができ、またＣＭ
Ｏ３集積回路の信頼性をあげることができ、半導体等の
破壊を防止することもでき、耐久性に優れたものとなる
等の効果を奏する。
第１図は本発明の両り内入出力セルの一実施例を示す一
部のレイアウト平面図、第２図は本発明による全体レイ
アウト平面図を第１図のｂ−ｂ’線で切断した断面図、
第３図は一般の両方向入出力セルの回路図、第４図は第
３図の一部分のレイアウト平面図、第５図は第４図のａ
−ａ’線で切断した断面図である。 １−ＬＩ Ｍ ＯＳ ｌ−ランジスタ、２ ・ｎ Ｍ
ＯＳ ｔ−ランジスタ、３・・・人出内用パッド、１０
・・・第１ノード、１１・・・第２ノード、１２・・・
第１端子、１３・・・第２端ｆ、１４・・・第３端ｆ、
４０・・・つ■層領域、４１・・・多結晶シリコングー
１〜領域、４２・・・ソース領域、４３，５３．５６・
・・ドレーン領域、４４・・・ｐ形つＬ層領域、４５・
・・ｐ＋シンク領域およびまたはｐ（−ガードリング領
域、４０・・・ｐ＋ガードリング領１或、５０・・・ｎ
形半導体す根域、５１・・・ｐウェル、５２．５７・・
・ソース領１或、５４．５５・・・ｐ十）Ｊ−ドリング
ダｊ域、５８．５９・・・ｎ＋ガードリング１１′１域
。
部のレイアウト平面図、第２図は本発明による全体レイ
アウト平面図を第１図のｂ−ｂ’線で切断した断面図、
第３図は一般の両方向入出力セルの回路図、第４図は第
３図の一部分のレイアウト平面図、第５図は第４図のａ
−ａ’線で切断した断面図である。 １−ＬＩ Ｍ ＯＳ ｌ−ランジスタ、２ ・ｎ Ｍ
ＯＳ ｔ−ランジスタ、３・・・人出内用パッド、１０
・・・第１ノード、１１・・・第２ノード、１２・・・
第１端子、１３・・・第２端ｆ、１４・・・第３端ｆ、
４０・・・つ■層領域、４１・・・多結晶シリコングー
１〜領域、４２・・・ソース領域、４３，５３．５６・
・・ドレーン領域、４４・・・ｐ形つＬ層領域、４５・
・・ｐ＋シンク領域およびまたはｐ（−ガードリング領
域、４０・・・ｐ＋ガードリング領１或、５０・・・ｎ
形半導体す根域、５１・・・ｐウェル、５２．５７・・
・ソース領１或、５４．５５・・・ｐ十）Ｊ−ドリング
ダｊ域、５８．５９・・・ｎ＋ガードリング１１′１域
。
Claims (1)
- 入出力パッドと、第１ノードと、第２ノードと、所定信
号を入力する第１および第２端子と、所定信号を出力す
る第３端子と、前記第２ノードと電源供給端子および接
地端子とにそれぞれ接続されたダイオードで構成される
入力保護手段と、前記第２ノードと第３端子との間に接
続されたバッファ手段と、前記第１ノードと電源供給端
子および接地端子の間にそれぞれのドレーンが接続され
、かつ、ゲートが前記第１および第２端子に接続されて
第１および第２端子の入力によって第１ノードの電圧状
態を前記入出力パッドに伝達する論理手段とを有する両
方向入出力セルにおいて、前記論理手段が、前記ドレー
ンのチャンネルと反対側の領域外部全面に当該ドレーン
と反対導電形の半導体領域を近接して有するＭＯＳトラ
ンジスタによって形成されていることを特徴とする両方
向入出力セル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019870013615A KR900001398B1 (ko) | 1987-11-30 | 1987-11-30 | 양방성 입출력 셀 |
| KR13615 | 1987-11-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021965A true JPH021965A (ja) | 1990-01-08 |
| JPH0691200B2 JPH0691200B2 (ja) | 1994-11-14 |
Family
ID=19266510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63302123A Expired - Fee Related JPH0691200B2 (ja) | 1987-11-30 | 1988-11-29 | 両方向入出力セル |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4937471A (ja) |
| JP (1) | JPH0691200B2 (ja) |
| KR (1) | KR900001398B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991005371A1 (en) * | 1989-09-27 | 1991-04-18 | David Sarnoff Research Center, Inc. | Nmos device with integral esd protection |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5212618A (en) * | 1990-05-03 | 1993-05-18 | Linear Technology Corporation | Electrostatic discharge clamp using vertical NPN transistor |
| US5286992A (en) * | 1990-09-28 | 1994-02-15 | Actel Corporation | Low voltage device in a high voltage substrate |
| US5844760A (en) * | 1991-03-22 | 1998-12-01 | Fuji Electric Co., Ltd. | Insulated-gate controlled semiconductor device |
| US5517048A (en) * | 1993-07-23 | 1996-05-14 | Vlsi Technology, Inc. | Pad structure with parasitic MOS transistor for use with semiconductor devices |
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