JPH0661439A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0661439A JPH0661439A JP4124808A JP12480892A JPH0661439A JP H0661439 A JPH0661439 A JP H0661439A JP 4124808 A JP4124808 A JP 4124808A JP 12480892 A JP12480892 A JP 12480892A JP H0661439 A JPH0661439 A JP H0661439A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】保護回路を有するＣＭＯＳ出力回路におけるレ
イアウトの改善によるチップの縮小化を図る。 【構成】Ｎｃｈトランジスタ３のＮ+ 型ドレイン１２に
対向並列にＶＳＳ線７に接続したＰ+ 型拡散層１３を形
成して保護ダイオード５を構成し、Ｐｃｈトランジスタ
４のＰ+ 型ドレイン２２に対向並列にＮ+ 型拡散層２３
を形成して保護ダイオード６を構成する。
イアウトの改善によるチップの縮小化を図る。 【構成】Ｎｃｈトランジスタ３のＮ+ 型ドレイン１２に
対向並列にＶＳＳ線７に接続したＰ+ 型拡散層１３を形
成して保護ダイオード５を構成し、Ｐｃｈトランジスタ
４のＰ+ 型ドレイン２２に対向並列にＮ+ 型拡散層２３
を形成して保護ダイオード６を構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に係
わり、特に半導体集積回路装置における保護回路のレイ
アウトに関する。
わり、特に半導体集積回路装置における保護回路のレイ
アウトに関する。
【０００２】
【従来の技術】ＣＭＯＳおよび保護ダイオードを有する
従来技術の半導体集積回路装置のレイアウトを図３に示
し、断面および回路を図４に示す。尚、これらの図面に
おいて、トランジスタのドレインはＤで示し、ソースは
Ｓで示し、ゲートはＧで示してある。
従来技術の半導体集積回路装置のレイアウトを図３に示
し、断面および回路を図４に示す。尚、これらの図面に
おいて、トランジスタのドレインはＤで示し、ソースは
Ｓで示し、ゲートはＧで示してある。
【０００３】Ｎ- 型のシリコン基板１に第１および第２
のＰ- 型ウエル４１，４２をたがいに分離して形成し、
第１のＰ- 型ウエル４１にはコンタクト用のＰ+ 型領域
１４が形成され、さらにＮ+ 型ドレイン１２およびＮ+
型ソース１１が形成され両者間のチャンネル上にはゲー
ト絶縁膜（図示省略）を介してゲートＧが形成されてＮ
チャンネル型トランジスタ（以下、Ｎｃｈトランジスタ
と略す）３を構成している。一方、第２のＰ- 型ウエル
４２にはＰ+ 型領域３３およびＮ+ 型領域３２が形成さ
れてＮｃｈトランジスタ用の保護ダイオード４５を構成
している。また、シリコン基板１のＮ- 型の主表面に
は、コンタクト用のＮ+ 型領域２４が形成され、さらに
Ｐ+ 型ドレイン２２およびＰ+ 型ソース２１が形成され
両者間のチャンネル上にはゲート絶縁膜（図示省略）を
介してゲートＧが形成されてＰチャンネル型トランジス
タ（以下、Ｐｃｈトランジスタと略す）４を構成し、シ
リコン基板１のＮ- 型の主表面の他の箇所には、Ｎ+ 型
領域３４およびＰ+ 型領域３５が形成されてＰｃｈトラ
ンジスタ用の保護ダイオード４６を構成している。出力
パッド１０に接続する出力配線４９はＮｃｈトランジス
タ３のドレイン１２，Ｐｃｈトランジスタ４のドレイン
２２，保護ダイオード４５のＮ+ 型領域３２および保護
ダイオード４６のＰ+ 型領域３５に接続している。高電
位側の配線であるＶＤＤ線４８は、Ｐｃｈトランジスタ
４のソース２１，コンタクト用のＮ+ 型領域２４および
保護ダイオード４６のＮ+ 型領域３４に接続している。
低電位側の配線であるＶＳＳ線４７は、Ｎｃｈトランジ
スタ３のソース１１，コンタクト用のＰ+ 型領域１４お
よび保護ダイオード４５のＰ+ 型領域３３に接続してい
る。各配線と各基板領域との接続はそれぞれ複数のコン
タクトホール３１（図３で■で示してある）を通して行
われる。
のＰ- 型ウエル４１，４２をたがいに分離して形成し、
第１のＰ- 型ウエル４１にはコンタクト用のＰ+ 型領域
１４が形成され、さらにＮ+ 型ドレイン１２およびＮ+
型ソース１１が形成され両者間のチャンネル上にはゲー
ト絶縁膜（図示省略）を介してゲートＧが形成されてＮ
チャンネル型トランジスタ（以下、Ｎｃｈトランジスタ
と略す）３を構成している。一方、第２のＰ- 型ウエル
４２にはＰ+ 型領域３３およびＮ+ 型領域３２が形成さ
れてＮｃｈトランジスタ用の保護ダイオード４５を構成
している。また、シリコン基板１のＮ- 型の主表面に
は、コンタクト用のＮ+ 型領域２４が形成され、さらに
Ｐ+ 型ドレイン２２およびＰ+ 型ソース２１が形成され
両者間のチャンネル上にはゲート絶縁膜（図示省略）を
介してゲートＧが形成されてＰチャンネル型トランジス
タ（以下、Ｐｃｈトランジスタと略す）４を構成し、シ
リコン基板１のＮ- 型の主表面の他の箇所には、Ｎ+ 型
領域３４およびＰ+ 型領域３５が形成されてＰｃｈトラ
ンジスタ用の保護ダイオード４６を構成している。出力
パッド１０に接続する出力配線４９はＮｃｈトランジス
タ３のドレイン１２，Ｐｃｈトランジスタ４のドレイン
２２，保護ダイオード４５のＮ+ 型領域３２および保護
ダイオード４６のＰ+ 型領域３５に接続している。高電
位側の配線であるＶＤＤ線４８は、Ｐｃｈトランジスタ
４のソース２１，コンタクト用のＮ+ 型領域２４および
保護ダイオード４６のＮ+ 型領域３４に接続している。
低電位側の配線であるＶＳＳ線４７は、Ｎｃｈトランジ
スタ３のソース１１，コンタクト用のＰ+ 型領域１４お
よび保護ダイオード４５のＰ+ 型領域３３に接続してい
る。各配線と各基板領域との接続はそれぞれ複数のコン
タクトホール３１（図３で■で示してある）を通して行
われる。
【０００４】図３に示すように、従来技術の保護ダイオ
ード４５は、出力線４９にブランチを形成した箇所にＮ
ｃｈトランジスタの形成とは別にＰ- 型ウエル４２を設
けそこにたがいに並行対向するＰ+ 型領域３３およびＮ
+ 型領域３２を形成することによって構成し、また同様
に、従来技術の保護ダイオード４６は、出力線４９にブ
ランチを形成した箇所にたがいに並行対向するＰ+ 型領
域３５およびＮ+ 型領域３４を形成することによって構
成している。
ード４５は、出力線４９にブランチを形成した箇所にＮ
ｃｈトランジスタの形成とは別にＰ- 型ウエル４２を設
けそこにたがいに並行対向するＰ+ 型領域３３およびＮ
+ 型領域３２を形成することによって構成し、また同様
に、従来技術の保護ダイオード４６は、出力線４９にブ
ランチを形成した箇所にたがいに並行対向するＰ+ 型領
域３５およびＮ+ 型領域３４を形成することによって構
成している。
【０００５】以上によって構成された保護ダイオード４
５はＶＳＳ線４７から出力パッド１０の方向を順方向と
し、保護ダイオード４６は出力パッド１０からＶＤＤ線
４８の方向を順方向とするため、出力部に過電圧が印加
しても保護ダイオードの順方向特性により出力回路を保
護している。
５はＶＳＳ線４７から出力パッド１０の方向を順方向と
し、保護ダイオード４６は出力パッド１０からＶＤＤ線
４８の方向を順方向とするため、出力部に過電圧が印加
しても保護ダイオードの順方向特性により出力回路を保
護している。
【０００６】
【発明が解決しようとする課題】この従来技術ではＮｃ
ｈトランジスタを形成するＰ- 型ウエルとは別に保護ダ
イオード形成用のＰ- 型ウエルを設け、出力配線にブラ
ンチを設けて対の保護ダイオード形成しているから、レ
イアウトの面積が大きくなり、したがってチップサイズ
が大きくなるという問題点があった。
ｈトランジスタを形成するＰ- 型ウエルとは別に保護ダ
イオード形成用のＰ- 型ウエルを設け、出力配線にブラ
ンチを設けて対の保護ダイオード形成しているから、レ
イアウトの面積が大きくなり、したがってチップサイズ
が大きくなるという問題点があった。
【０００７】
【課題を解決するための手段】本発明の特徴は、半導体
基板のＮ型領域に形成されたＰチャンネル型トランジス
タと、該半導体基板のＰ型領域に形成されたＮチャンネ
ル型トランジスタと、これら両トランジスタのドレイン
どうしを共通接続した出力配線と、前記出力配線に接続
し出力を外部へ取り出す出力パッドと、前記Ｐチャンネ
ル型トランジスタのソースに接続した高電位側の配線
と、前記Ｎチャンネル型トランジスタのソースに接続し
た低電位側の配線と、第１および第２の保護ダイオード
とを有する半導体集積回路装置において、前記第１の保
護ダイオードは、前記Ｐチャンネル型トランジスタの長
方形状のドレインと、該ドレインの長辺に並行に対向配
置されて前記Ｎ型領域内に形成されかつ前記高電位側の
配線が接続された長方形状で高不純物濃度のＮ+ 型拡散
層とを具備して構成され、前記第２の保護ダイオード
は、前記Ｎチャンネル型トランジスタの長方形状のドレ
インと、該ドレインの長辺に並行に対向配置されて前記
Ｐ型領域内に形成されかつ前記低電位側の配線が接続さ
れた長方形状で高不純物濃度のＰ+ 型拡散層とを具備し
て構成された半導体集積回路装置にある。ここで、前記
半導体基板はＮ型であり、前記Ｐチャンネル型トランジ
スタと前記Ｎ+ 型拡散層とを共に形成する前記Ｎ型領域
は該半導体基板自体の主表面箇所であり、前記Ｎチャン
ネル型トランジスタと前記Ｐ+ 型拡散層とを共に形成す
る前記Ｐ型領域は該半導体基板の主表面に形成されたＰ
型ウエルであることができる。あるいは、前記半導体基
板はＰ型であり、前記Ｎチャンネル型トランジスタと前
記Ｐ+ 型拡散層とを共に形成する前記Ｐ型領域は該半導
体基板自体の主表面箇所であり、前記Ｐチャンネル型ト
ランジスタと前記Ｎ+型拡散層とを共に形成する前記Ｎ
型領域は該半導体基板の主表面に形成されたＮ型ウエル
であることができる。また、前記高電位側の配線は前記
長方形状のＮ+型拡散層の長手方向の全長にわたって重
畳しかつ長手方向に配列された複数のコンタクト孔を通
して該Ｎ+ 型拡散層と接続し、前記低電位側の配線は前
記長方形状のＰ+ 型拡散層の全長にわたって重畳しかつ
長手方向に配列された複数のコンタクト孔を通して該Ｐ
+ 型拡散層と接続していることが好ましい。
基板のＮ型領域に形成されたＰチャンネル型トランジス
タと、該半導体基板のＰ型領域に形成されたＮチャンネ
ル型トランジスタと、これら両トランジスタのドレイン
どうしを共通接続した出力配線と、前記出力配線に接続
し出力を外部へ取り出す出力パッドと、前記Ｐチャンネ
ル型トランジスタのソースに接続した高電位側の配線
と、前記Ｎチャンネル型トランジスタのソースに接続し
た低電位側の配線と、第１および第２の保護ダイオード
とを有する半導体集積回路装置において、前記第１の保
護ダイオードは、前記Ｐチャンネル型トランジスタの長
方形状のドレインと、該ドレインの長辺に並行に対向配
置されて前記Ｎ型領域内に形成されかつ前記高電位側の
配線が接続された長方形状で高不純物濃度のＮ+ 型拡散
層とを具備して構成され、前記第２の保護ダイオード
は、前記Ｎチャンネル型トランジスタの長方形状のドレ
インと、該ドレインの長辺に並行に対向配置されて前記
Ｐ型領域内に形成されかつ前記低電位側の配線が接続さ
れた長方形状で高不純物濃度のＰ+ 型拡散層とを具備し
て構成された半導体集積回路装置にある。ここで、前記
半導体基板はＮ型であり、前記Ｐチャンネル型トランジ
スタと前記Ｎ+ 型拡散層とを共に形成する前記Ｎ型領域
は該半導体基板自体の主表面箇所であり、前記Ｎチャン
ネル型トランジスタと前記Ｐ+ 型拡散層とを共に形成す
る前記Ｐ型領域は該半導体基板の主表面に形成されたＰ
型ウエルであることができる。あるいは、前記半導体基
板はＰ型であり、前記Ｎチャンネル型トランジスタと前
記Ｐ+ 型拡散層とを共に形成する前記Ｐ型領域は該半導
体基板自体の主表面箇所であり、前記Ｐチャンネル型ト
ランジスタと前記Ｎ+型拡散層とを共に形成する前記Ｎ
型領域は該半導体基板の主表面に形成されたＮ型ウエル
であることができる。また、前記高電位側の配線は前記
長方形状のＮ+型拡散層の長手方向の全長にわたって重
畳しかつ長手方向に配列された複数のコンタクト孔を通
して該Ｎ+ 型拡散層と接続し、前記低電位側の配線は前
記長方形状のＰ+ 型拡散層の全長にわたって重畳しかつ
長手方向に配列された複数のコンタクト孔を通して該Ｐ
+ 型拡散層と接続していることが好ましい。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。ＣＭＯＳおよび保護ダイオードを有する本発明の一
実施例の半導体集積回路装置のレイアウトを図１に示
し、断面および回路を図２に示す。尚、これらの図面に
おいて、トランジスタのドレインはＤで示し、ソースは
Ｓで示し、ゲートはＧで示してある。
る。ＣＭＯＳおよび保護ダイオードを有する本発明の一
実施例の半導体集積回路装置のレイアウトを図１に示
し、断面および回路を図２に示す。尚、これらの図面に
おいて、トランジスタのドレインはＤで示し、ソースは
Ｓで示し、ゲートはＧで示してある。
【０００９】低不純物濃度１０15ｃｍ-3のＮ- 型のシリ
コン基板１に低不純物濃度１０16ｃｍ-3のＰ- 型ウエル
２を形成し、このＰ- 型ウエル２にコンタクト用のＰ+
型領域１４が形成され、さらにＮ+ 型ドレイン１２およ
びＮ+ 型ソース１１が形成され両者間のチャンネル上に
はゲート絶縁膜（図示省略）を介してゲートＧが形成さ
れてＮｃｈトランジスタ３を構成している。また同じＰ
- 型ウエル２内のドレイン１２の近傍にＰ+ 型拡散層１
３が形成されてＮｃｈトランジスタ用の保護ダイオード
５を構成している。
コン基板１に低不純物濃度１０16ｃｍ-3のＰ- 型ウエル
２を形成し、このＰ- 型ウエル２にコンタクト用のＰ+
型領域１４が形成され、さらにＮ+ 型ドレイン１２およ
びＮ+ 型ソース１１が形成され両者間のチャンネル上に
はゲート絶縁膜（図示省略）を介してゲートＧが形成さ
れてＮｃｈトランジスタ３を構成している。また同じＰ
- 型ウエル２内のドレイン１２の近傍にＰ+ 型拡散層１
３が形成されてＮｃｈトランジスタ用の保護ダイオード
５を構成している。
【００１０】一方、シリコン基板１のＮ- 型の主表面に
は、コンタクト用のＮ+ 型領域２４が形成され、さらに
Ｐ+ 型ドレイン２２およびＰ+ 型ソース２１が形成され
両者間のチャンネル上にはゲート絶縁膜（図示省略）を
介してゲートＧが形成されてＰｃｈトランジスタ４を構
成し、またドレイン２２の近傍にＮ+ 型拡散層２３が形
成されてＰｃｈトランジスタ用の保護ダイオード６を構
成している。
は、コンタクト用のＮ+ 型領域２４が形成され、さらに
Ｐ+ 型ドレイン２２およびＰ+ 型ソース２１が形成され
両者間のチャンネル上にはゲート絶縁膜（図示省略）を
介してゲートＧが形成されてＰｃｈトランジスタ４を構
成し、またドレイン２２の近傍にＮ+ 型拡散層２３が形
成されてＰｃｈトランジスタ用の保護ダイオード６を構
成している。
【００１１】出力パッド１０に接続する出力配線９はＮ
ｃｈトランジスタ３のドレイン１２，Ｐｃｈトランジス
タ４のドレイン２２に接続している。
ｃｈトランジスタ３のドレイン１２，Ｐｃｈトランジス
タ４のドレイン２２に接続している。
【００１２】高電位側の配線であるＶＤＤ線８は、Ｐｃ
ｈトランジスタ４のソース２１，コンタクト用のＮ+ 型
領域２４および保護ダイオード６のＮ+ 型拡散層２３に
接続している。
ｈトランジスタ４のソース２１，コンタクト用のＮ+ 型
領域２４および保護ダイオード６のＮ+ 型拡散層２３に
接続している。
【００１３】低電位側の配線であるＶＳＳ線７は、Ｎｃ
ｈトランジスタ３のソース１１，コンタクト用のＰ+ 型
領域１４および保護ダイオード５のＰ+ 型拡散層１３に
接続している。
ｈトランジスタ３のソース１１，コンタクト用のＰ+ 型
領域１４および保護ダイオード５のＰ+ 型拡散層１３に
接続している。
【００１４】各配線と各基板領域との接続はそれぞれ複
数のコンタクトホール３１（図１で■で示してある）を
通して行われる。また、Ｐ+ 型の拡散層、領域、ソー
ス、ドレインは１０18〜１０20ｃｍ-3の高いＰ型の不純
物濃度を有し、Ｎ+ 型の拡散層、領域、ソース、ドレイ
ンは１０18〜１０20ｃｍ-3の高いＮ型の不純物濃度を有
している。
数のコンタクトホール３１（図１で■で示してある）を
通して行われる。また、Ｐ+ 型の拡散層、領域、ソー
ス、ドレインは１０18〜１０20ｃｍ-3の高いＰ型の不純
物濃度を有し、Ｎ+ 型の拡散層、領域、ソース、ドレイ
ンは１０18〜１０20ｃｍ-3の高いＮ型の不純物濃度を有
している。
【００１５】図１に示すように、各トランジスタ３，４
のソース、ドレイン１１，１２，２１，２２および各保
護ダイオード５，６の高不純物濃度拡散層１３，２３は
同一方向（図１で横方向）に延在する長方形状となって
いる。そして、保護ダイオード６の長方形状で高不純物
濃度のＮ+ 型拡散層２３は、Ｐｃｈトランジスタ４の長
方形状のドレイン２２の長辺に並行に対向配置されて形
成され、かつ長手方向の全長にわたって重畳するアルミ
のＶＤＤ線８と長手方向に配列された複数のコンタクト
ホール３１を通して接続されている。同様に保護ダイオ
ード５の長方形状で高不純物濃度のＰ+ 型拡散層１３
は、同じＰ- ウエル２に形成されたＮｃｈトランジスタ
３の長方形状のドレイン１２の長辺に並行に対向配置さ
れて形成され、かつ長手方向の全長にわたって重畳する
アルミのＶＳＳ線７と長手方向に配列された複数のコン
タクトホール３１を通して接続されている。
のソース、ドレイン１１，１２，２１，２２および各保
護ダイオード５，６の高不純物濃度拡散層１３，２３は
同一方向（図１で横方向）に延在する長方形状となって
いる。そして、保護ダイオード６の長方形状で高不純物
濃度のＮ+ 型拡散層２３は、Ｐｃｈトランジスタ４の長
方形状のドレイン２２の長辺に並行に対向配置されて形
成され、かつ長手方向の全長にわたって重畳するアルミ
のＶＤＤ線８と長手方向に配列された複数のコンタクト
ホール３１を通して接続されている。同様に保護ダイオ
ード５の長方形状で高不純物濃度のＰ+ 型拡散層１３
は、同じＰ- ウエル２に形成されたＮｃｈトランジスタ
３の長方形状のドレイン１２の長辺に並行に対向配置さ
れて形成され、かつ長手方向の全長にわたって重畳する
アルミのＶＳＳ線７と長手方向に配列された複数のコン
タクトホール３１を通して接続されている。
【００１６】以上によって構成された保護ダイオード５
はＶＳＳ線７から出力パッド１０の方向を順方向とし、
保護ダイオード６は出力パッド１０からＶＤＤ線８の方
向を順方向とするため、出力部に過電圧が印加しても保
護ダイオードの順方向特性により出力回路が保護され
る。
はＶＳＳ線７から出力パッド１０の方向を順方向とし、
保護ダイオード６は出力パッド１０からＶＤＤ線８の方
向を順方向とするため、出力部に過電圧が印加しても保
護ダイオードの順方向特性により出力回路が保護され
る。
【００１７】また２つの保護ダイオード５，６の高不純
物濃度型拡散層１３，２３どうしも対向配置している。
Ｐ+ 型拡散層１３はコンタクト用のＰ+ 型領域１４とと
もにＰ- 型ウエル２をＶＳＳ電位に固定し、Ｎ+ 型拡散
層２３はコンタクト用のＮ+型領域２４とともにＮ- 型
基板１をＶＤＤ電位に固定するからラッチアップ耐量も
向上する。
物濃度型拡散層１３，２３どうしも対向配置している。
Ｐ+ 型拡散層１３はコンタクト用のＰ+ 型領域１４とと
もにＰ- 型ウエル２をＶＳＳ電位に固定し、Ｎ+ 型拡散
層２３はコンタクト用のＮ+型領域２４とともにＮ- 型
基板１をＶＤＤ電位に固定するからラッチアップ耐量も
向上する。
【００１８】尚、上記実施例ではＮ- 型の基板にＰ- 型
ウエルを形成する場合を例示したが、Ｐ- 型の基板にＮ
- 型ウエルを形成してもよい。
ウエルを形成する場合を例示したが、Ｐ- 型の基板にＮ
- 型ウエルを形成してもよい。
【００１９】
【発明の効果】以上説明したように本発明は、出力回路
部のＮｃｈトランジスタと保護ダイオードとを同じＰ-
型ウエルに形成し、また出力配線を引き伸ばさずに出力
回路部のトランジスタのドレインをそのまま出力配線と
してダイオードを作り込んだので、レイアウトの面積が
従来に比べて３０％程度小さくなり、チップサイズを小
さくできるうえに、ラッチアップにも強くなるという２
つの効果を有する。
部のＮｃｈトランジスタと保護ダイオードとを同じＰ-
型ウエルに形成し、また出力配線を引き伸ばさずに出力
回路部のトランジスタのドレインをそのまま出力配線と
してダイオードを作り込んだので、レイアウトの面積が
従来に比べて３０％程度小さくなり、チップサイズを小
さくできるうえに、ラッチアップにも強くなるという２
つの効果を有する。
【図１】本発明の一実施例の半導体集積回路装置のレイ
アウトを示す平面図である。
アウトを示す平面図である。
【図２】本発明の一実施例の半導体集積回路装置の断面
および回路を示す図である。
および回路を示す図である。
【図３】従来技術の半導体集積回路装置のレイアウトを
示す平面図である。
示す平面図である。
【図４】従来技術の半導体集積回路装置の断面および回
路を示す図である。
路を示す図である。
１ Ｎ- 型のシリコン基板 ２，４１，４２ Ｐ- 型ウエル ３ Ｎｃｈトランジスタ ４ Ｐｃｈトランジスタ ５，６，４５，４６ 保護ダイオード ７，４７ ＶＳＳ線 ８，４８ ＶＤＤ線 ９，４９ 出力配線 １０ 出力パッド １１ Ｎ+ 型ソース １２ Ｎ+ 型ドレイン １３ Ｐ+ 型拡散層 １４，３３，３５ Ｐ+ 型領域 ２１ Ｐ+ 型ソース ２２ Ｐ+ 型ドレイン ２３ Ｎ+ 型拡散層 ２４，３２，３４ Ｎ+ 型領域 ３１ コンタクト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｋ
Claims (4)
- 【請求項１】 半導体基板のＮ型領域に形成されたＰチ
ャンネル型トランジスタと、該半導体基板のＰ型領域に
形成されたＮチャンネル型トランジスタと、これら両ト
ランジスタのドレインどうしを共通接続した出力配線
と、前記出力配線に接続し出力を外部へ取り出す出力パ
ッドと、前記Ｐチャンネル型トランジスタのソースに接
続した高電位側の配線と、前記Ｎチャンネル型トランジ
スタのソースに接続した低電位側の配線と、第１および
第２の保護ダイオードとを有する半導体集積回路装置に
おいて、 前記第１の保護ダイオードは、前記Ｐチャンネル型トラ
ンジスタの長方形状のドレインと、該ドレインの長辺に
並行に対向配置されて前記Ｎ型領域内に形成されかつ前
記高電位側の配線が接続された長方形状で高不純物濃度
のＮ+ 型拡散層とを具備して構成され、 前記第２の保護ダイオードは、前記Ｎチャンネル型トラ
ンジスタの長方形状のドレインと、該ドレインの長辺に
並行に対向配置されて前記Ｐ型領域内に形成されかつ前
記低電位側の配線が接続された長方形状で高不純物濃度
のＰ+ 型拡散層とを具備して構成されたことを特徴とす
る半導体集積回路装置。 - 【請求項２】 前記半導体基板はＮ型であり、前記Ｐチ
ャンネル型トランジスタと前記Ｎ+ 型拡散層とを共に形
成する前記Ｎ型領域は該半導体基板自体の主表面箇所で
あり、前記Ｎチャンネル型トランジスタと前記Ｐ+ 型拡
散層とを共に形成する前記Ｐ型領域は該半導体基板の主
表面に形成されたＰ型ウエルであることを特徴とする請
求項１に記載の半導体集積回路装置。 - 【請求項３】 前記半導体基板はＰ型であり、前記Ｎチ
ャンネル型トランジスタと前記Ｐ+ 型拡散層とを共に形
成する前記Ｐ型領域は該半導体基板自体の主表面箇所で
あり、前記Ｐチャンネル型トランジスタと前記Ｎ+ 型拡
散層とを共に形成する前記Ｎ型領域は該半導体基板の主
表面に形成されたＮ型ウエルであることを特徴とする請
求項１に記載の半導体集積回路装置。 - 【請求項４】 前記高電位側の配線は前記長方形状のＮ
+ 型拡散層の長手方向の全長にわたって重畳しかつ長手
方向に配列された複数のコンタクト孔を通して該Ｎ+ 型
拡散層と接続し、前記低電位側の配線は前記長方形状の
Ｐ+ 型拡散層の全長にわたって重畳しかつ長手方向に配
列された複数のコンタクト孔を通して該Ｐ+ 型拡散層と
接続していることを特徴とする請求項１、請求項２もし
くは請求項３に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4124808A JPH0661439A (ja) | 1992-05-18 | 1992-05-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4124808A JPH0661439A (ja) | 1992-05-18 | 1992-05-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661439A true JPH0661439A (ja) | 1994-03-04 |
Family
ID=14894637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4124808A Withdrawn JPH0661439A (ja) | 1992-05-18 | 1992-05-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661439A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0803908A3 (en) * | 1996-04-25 | 2000-02-16 | Nec Corporation | Semiconductor device including protection means |
| US6191461B1 (en) | 1998-01-12 | 2001-02-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including output circuit improved in electrostatic damage resistance |
| US7785396B2 (en) | 2005-12-10 | 2010-08-31 | Lg Electronics Inc. | Vacuum cleaner with removable dust collector, and methods of operating the same |
-
1992
- 1992-05-18 JP JP4124808A patent/JPH0661439A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0803908A3 (en) * | 1996-04-25 | 2000-02-16 | Nec Corporation | Semiconductor device including protection means |
| US6191461B1 (en) | 1998-01-12 | 2001-02-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including output circuit improved in electrostatic damage resistance |
| US7785396B2 (en) | 2005-12-10 | 2010-08-31 | Lg Electronics Inc. | Vacuum cleaner with removable dust collector, and methods of operating the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |