JPH02197166A - 高耐圧ｍｏｓ型半導体装置 - Google Patents
高耐圧ｍｏｓ型半導体装置Info
- Publication number
- JPH02197166A JPH02197166A JP1273075A JP27307589A JPH02197166A JP H02197166 A JPH02197166 A JP H02197166A JP 1273075 A JP1273075 A JP 1273075A JP 27307589 A JP27307589 A JP 27307589A JP H02197166 A JPH02197166 A JP H02197166A
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- JP
- Japan
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- channel
- semiconductor device
- implanted
- high voltage
- type semiconductor
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は相補接続絶縁ゲート型電界効果トランジスタ集
積回路（ＣＭＯＳ−Ｅ Ｃ）の構成方式に関するもので
ある。
積回路（ＣＭＯＳ−Ｅ Ｃ）の構成方式に関するもので
ある。
最近、プラズマや液晶など平面デイスプレィが登場する
中で、駆動用の高耐圧トランジスタが要望されてきてお
り、とりわけ周辺制御部の論理回路とともに駆動部の高
耐圧トランジスタ回路を集積したデバイスが求められて
いる。
中で、駆動用の高耐圧トランジスタが要望されてきてお
り、とりわけ周辺制御部の論理回路とともに駆動部の高
耐圧トランジスタ回路を集積したデバイスが求められて
いる。
ＣＭＯＳ・ＩＣは低消費電力、高速応答性、高集積度の
特徴をいかして、従来論理用ＩＣとして幅広く利用され
てきているが、高耐圧のＣＭＯＳトランジスタをともに
集積化することができれば、上記分野等へ、ＣＭＯＳの
特徴をいかした優れたデバイスを提供できる。
特徴をいかして、従来論理用ＩＣとして幅広く利用され
てきているが、高耐圧のＣＭＯＳトランジスタをともに
集積化することができれば、上記分野等へ、ＣＭＯＳの
特徴をいかした優れたデバイスを提供できる。
本発明の目的は、上記のようなＣＭＯＳ・ＩＣを実現す
る構成方式を提供することにあり、その要旨は、ＣＭＯ
Ｓ・ＩＣにおいて、チャネルストッパの形成工程と同工
程で形成される不純物のイオン打ち込み層を、不純物の
熱拡散によって形成されるソース・ドレイン拡散層とト
ランジスタのチャネル領域との予め定められた間隙に設
けることであり、従来のＣＭＯＳ・ＩＣの製造工程と殆
んど類偵の工程で製造できることを意図しているゆこの
本発明のＣＭＯＳ−ＩＣの実施例の断面図を製造工程順
に第１図（ａ）乃至（ｊ）に示し、以下順次説明する。
る構成方式を提供することにあり、その要旨は、ＣＭＯ
Ｓ・ＩＣにおいて、チャネルストッパの形成工程と同工
程で形成される不純物のイオン打ち込み層を、不純物の
熱拡散によって形成されるソース・ドレイン拡散層とト
ランジスタのチャネル領域との予め定められた間隙に設
けることであり、従来のＣＭＯＳ・ＩＣの製造工程と殆
んど類偵の工程で製造できることを意図しているゆこの
本発明のＣＭＯＳ−ＩＣの実施例の断面図を製造工程順
に第１図（ａ）乃至（ｊ）に示し、以下順次説明する。
（ａ） Ｎ型基板ｌ上に形成した酸化膜２をマスクに
してボロンイオンを打ち込み、ドライブインしてＰ型ウ
ェル３を形成する。
してボロンイオンを打ち込み、ドライブインしてＰ型ウ
ェル３を形成する。
（ｂ）酸化膜２を除去し、新たに酸化ＩＩ！Ｊ４を形成
しフォトレジスト５の塗布後６．７の部分をエツチング
してＮチャネルトランジスタ（ＮＴ）のチャネルストッ
パ６及び、Ｐチャネルトランジスタ（ＰＴ）のチャネル
−ドレイン拡散層間の予め定められた間隙７にボロンイ
オンを打ち込む、この打ち込み層は、ゲート下のチャネ
ル、及びドレイン拡散層との接続が確実に行なわれるよ
うに、ゲート・ドレイン拡散層とオーバーラツプするよ
うに形成される。
しフォトレジスト５の塗布後６．７の部分をエツチング
してＮチャネルトランジスタ（ＮＴ）のチャネルストッ
パ６及び、Ｐチャネルトランジスタ（ＰＴ）のチャネル
−ドレイン拡散層間の予め定められた間隙７にボロンイ
オンを打ち込む、この打ち込み層は、ゲート下のチャネ
ル、及びドレイン拡散層との接続が確実に行なわれるよ
うに、ゲート・ドレイン拡散層とオーバーラツプするよ
うに形成される。
（Ｃ） 酸化膜４、フォトレジスト５を除去した後、
酸化膜８を形成しフォトレジスト９の塗布後、１０．１
１の部分をエツチングして、ＰＴのチャネルストッパ１
０、ＮＴのチャネル−ドレイン拡散眉間の予め定められ
た間隙１１にリンイオンを打ち込む。（ｂ）と同様この
打ち込み層は、ゲート下のチャネル、ドレイン拡散層と
の接続が確実に行なわれるように、ゲート ドレイン拡
散層とオーバーラツプするように形成される。
酸化膜８を形成しフォトレジスト９の塗布後、１０．１
１の部分をエツチングして、ＰＴのチャネルストッパ１
０、ＮＴのチャネル−ドレイン拡散眉間の予め定められ
た間隙１１にリンイオンを打ち込む。（ｂ）と同様この
打ち込み層は、ゲート下のチャネル、ドレイン拡散層と
の接続が確実に行なわれるように、ゲート ドレイン拡
散層とオーバーラツプするように形成される。
（ｄ）ＰＴのソース１２、ドレイン１３へのボロンの拡
散は、酸化膜８、フォトレジスト９の除去後に形成した
酸化膜１１をマスクにして行なわれる。
散は、酸化膜８、フォトレジスト９の除去後に形成した
酸化膜１１をマスクにして行なわれる。
（ｅ） （ｄ）と同様にして、ＮＴのソース１５、ド
レイン１６へのリンの拡散は酸化膜１４をマスクにして
行なわれる。
レイン１６へのリンの拡散は酸化膜１４をマスクにして
行なわれる。
（ｆ） 酸化膜１４除去後フイールド酸化膜１７を形
成し、ゲート領域及び後に配線とコンタクトされるドレ
イン領域の酸化膜を除去し、新たにゲート酸化膜１８を
形成する。
成し、ゲート領域及び後に配線とコンタクトされるドレ
イン領域の酸化膜を除去し、新たにゲート酸化膜１８を
形成する。
（８０多結晶シリコン１９をデポジションし、ボロンか
リンを拡散した後、ゲートサイズにエツチングする。
リンを拡散した後、ゲートサイズにエツチングする。
（ロ）保護膜２０を形成した後、電極取り出し用のコン
タクトのエツチングを行なう。
タクトのエツチングを行なう。
（ｉ） アルミニウムを蒸着後、エツチングして電極
２１を形成する。
２１を形成する。
（ｊ） 保護膜２２を全面にデポジションする。
この実施例において、トランジスタのゲート下のチャネ
ル−ドレイン拡散層間の予め定められた間隙への不純物
のイオン打ち込み層は、ドレイン電圧が低い時は、通常
のキャリアの導電層として働き、ドレイン電圧が高くな
ると、チャネルと基板側からこのイオン打ち込み層に空
乏層がのび、イオン打ち込み層内での電圧降下が大きく
なり、ドレイン電圧をこのイオン打ち込み層で吸収する
ことにより高耐圧化がはかられる。
ル−ドレイン拡散層間の予め定められた間隙への不純物
のイオン打ち込み層は、ドレイン電圧が低い時は、通常
のキャリアの導電層として働き、ドレイン電圧が高くな
ると、チャネルと基板側からこのイオン打ち込み層に空
乏層がのび、イオン打ち込み層内での電圧降下が大きく
なり、ドレイン電圧をこのイオン打ち込み層で吸収する
ことにより高耐圧化がはかられる。
本発明によれば、このイオン打ち込み抵抗層はチャネル
ストッパ形成工程と同工程で形成され、新たな工程増を
伴なわず、またイオン打ち込み量を最適化し、イオン打
ち込み抵抗層の長さを所定の範囲で長くすることにより
所望の高耐圧ＣＭＯＳトランジスタが得られる。
ストッパ形成工程と同工程で形成され、新たな工程増を
伴なわず、またイオン打ち込み量を最適化し、イオン打
ち込み抵抗層の長さを所定の範囲で長くすることにより
所望の高耐圧ＣＭＯＳトランジスタが得られる。
本願発明はこのような構成を採用したことにより、以下
のような顕著な作用効果を奏するものである。
のような顕著な作用効果を奏するものである。
すなわち、
（ａ） 従来、液晶表示体などの駆動回路とこの駆動
回路を制御する論理回路とは、同一半導体基板上に形成
するのが非常にむずかしかった。
回路を制御する論理回路とは、同一半導体基板上に形成
するのが非常にむずかしかった。
なぜならば、プラズマや液晶等の表示体の駆動回路は、
動作電圧が論理回路等に比べて非常に高い（通常、論理
回路が５■に対して、駆動回路は３０〜１００Ｖ）ので
、トランジスタの耐圧を上げるために高濃度の不純物層
を形成してストッパーとしていたが、不純物濃度が高い
ストッパーを形成すると、その後の熱工程により不純物
が基板中に拡散してしまうので、集積化が至上命題でパ
ターンに余裕のない、論理回路を構成することができな
かったからである。
動作電圧が論理回路等に比べて非常に高い（通常、論理
回路が５■に対して、駆動回路は３０〜１００Ｖ）ので
、トランジスタの耐圧を上げるために高濃度の不純物層
を形成してストッパーとしていたが、不純物濃度が高い
ストッパーを形成すると、その後の熱工程により不純物
が基板中に拡散してしまうので、集積化が至上命題でパ
ターンに余裕のない、論理回路を構成することができな
かったからである。
しかしながら本発明のように、駆動回路の高耐圧のトラ
ンジスタにオフセットを設けることにより駆動回路のト
ランジスタの耐圧を高くし、チャンネルストッパーの不
純物濃度を下げると同時に、論理回路のチャンネルスト
ッパーと駆動回路のオフセット及びチャンネルストッパ
ーを同一濃度で形成すれば、ストッパーの広がりによる
素子特性の悪影響を考慮することなく、論理回路と駆動
回路を同一半導体装置に形成できる。
ンジスタにオフセットを設けることにより駆動回路のト
ランジスタの耐圧を高くし、チャンネルストッパーの不
純物濃度を下げると同時に、論理回路のチャンネルスト
ッパーと駆動回路のオフセット及びチャンネルストッパ
ーを同一濃度で形成すれば、ストッパーの広がりによる
素子特性の悪影響を考慮することなく、論理回路と駆動
回路を同一半導体装置に形成できる。
（ｂ） 上述したように、本発明のような構成とする
ことにより、論理回路と高耐圧の駆動回路を同一半導体
基板上に形成できるので、０ＭＯＳ−ＩＣの特徴である
低消費電力、高速応答性、高集積の要素を備え、かつ、
高耐圧の特性を持つ理想的な表示体用ドライバーを得ら
れる。
ことにより、論理回路と高耐圧の駆動回路を同一半導体
基板上に形成できるので、０ＭＯＳ−ＩＣの特徴である
低消費電力、高速応答性、高集積の要素を備え、かつ、
高耐圧の特性を持つ理想的な表示体用ドライバーを得ら
れる。
（Ｃ） オフセットとチャンネルストッパーを同一工
程で形成できるので、工程数を減らすことができる。
程で形成できるので、工程数を減らすことができる。
尚本発明はゲートに多結晶シリコンを使用したシリコン
ゲート構造のＣＭＯＳ・ＩＣの他、ゲート材料にモリブ
テン、モリブテンシリサイド等各種の金属を使用した０
ＭＯＳ・ＩＣ１更には、ゲート、配線共通にアルミニウ
ムで形成したアルミゲート構造の０ＭＯＳ−ＩＣ等に同
様にその趣旨を適用できる。
ゲート構造のＣＭＯＳ・ＩＣの他、ゲート材料にモリブ
テン、モリブテンシリサイド等各種の金属を使用した０
ＭＯＳ・ＩＣ１更には、ゲート、配線共通にアルミニウ
ムで形成したアルミゲート構造の０ＭＯＳ−ＩＣ等に同
様にその趣旨を適用できる。
本発明の高耐圧ＣＭＯＳ−ＩＣはデイスプレィ分野の他
、通信機器、音響機器分野に利用することにより、シス
テムの小型化、高機能化、更にはコストダウンに貢献で
きるものである。
、通信機器、音響機器分野に利用することにより、シス
テムの小型化、高機能化、更にはコストダウンに貢献で
きるものである。
第１図（ａ）乃至（ｊ）は本発明の０ＭＯＳ・ＩＣの実
施例の製造工程毎の断面図。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部他１名 第１図 （ｊ） 第１図 手続補正口 （自発） 特許請求の範囲 平成 元年１１月１８日 ２゜ 発明の名称 ＣＭＯＳ型半導体装置の製造方法 （２３６）セイコーエプソン株式会社 代表取締役 中 村 恒 也 明 細 書（発明の名称、特許請求の範囲） 補正の内容 （２、 特許請求の範囲を別紙の通り補正する。
施例の製造工程毎の断面図。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部他１名 第１図 （ｊ） 第１図 手続補正口 （自発） 特許請求の範囲 平成 元年１１月１８日 ２゜ 発明の名称 ＣＭＯＳ型半導体装置の製造方法 （２３６）セイコーエプソン株式会社 代表取締役 中 村 恒 也 明 細 書（発明の名称、特許請求の範囲） 補正の内容 （２、 特許請求の範囲を別紙の通り補正する。
Claims (1)
- 高耐圧ＭＯＳ型半導体装置において、前記高耐圧ＭＯＳ
型半導体装置の論理回路のチャンネルストッパーと、前
記高耐圧ＭＯＳ型半導体装置の駆動回路のトランジスタ
のドケインと隣接する基板表面に形成される不純物拡散
層と、前記駆動回路のチャンネルストッパーとが同一導
電型の同一濃度で構成され、前記論理回路と前記駆動回
路が同一の半導体基板上に集積化されていることを特徴
とする高耐圧ＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273075A JPH02197166A (ja) | 1989-10-20 | 1989-10-20 | 高耐圧ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273075A JPH02197166A (ja) | 1989-10-20 | 1989-10-20 | 高耐圧ｍｏｓ型半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55157191A Division JPS5780759A (en) | 1980-11-07 | 1980-11-07 | Complementary connection insulated gate type field effect transistor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02197166A true JPH02197166A (ja) | 1990-08-03 |
Family
ID=17522797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1273075A Pending JPH02197166A (ja) | 1989-10-20 | 1989-10-20 | 高耐圧ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02197166A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541435A (en) * | 1992-05-12 | 1996-07-30 | Harris Corporation | Integration of high voltage lateral MOS devices in low voltage CMOS architecture using CMOS-compatible process steps |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5093379A (ja) * | 1973-12-19 | 1975-07-25 | ||
| JPS50114182A (ja) * | 1974-02-15 | 1975-09-06 | ||
| JPS52101984A (en) * | 1976-02-23 | 1977-08-26 | Sony Corp | Preparation of semiconductor device |
| JPS5319773A (en) * | 1976-08-06 | 1978-02-23 | Rca Corp | Ic device |
| JPS54101680A (en) * | 1978-01-27 | 1979-08-10 | Sony Corp | Semiconductor device |
-
1989
- 1989-10-20 JP JP1273075A patent/JPH02197166A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5093379A (ja) * | 1973-12-19 | 1975-07-25 | ||
| JPS50114182A (ja) * | 1974-02-15 | 1975-09-06 | ||
| JPS52101984A (en) * | 1976-02-23 | 1977-08-26 | Sony Corp | Preparation of semiconductor device |
| JPS5319773A (en) * | 1976-08-06 | 1978-02-23 | Rca Corp | Ic device |
| JPS54101680A (en) * | 1978-01-27 | 1979-08-10 | Sony Corp | Semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541435A (en) * | 1992-05-12 | 1996-07-30 | Harris Corporation | Integration of high voltage lateral MOS devices in low voltage CMOS architecture using CMOS-compatible process steps |
| US5650658A (en) * | 1992-05-12 | 1997-07-22 | Harris Corporation | Integration of high voltage lateral MOS devices in low voltage CMOS architecture using CMOS-compatible process steps |
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