JPH021971A - 半導体集積回路装置の形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電子機器に実装される半導体集積回路装置に
関し、特に、不揮発性記憶回路を搭載したマイクロコン
ピュータを有する半導体集積回路装置に適用して有効な
技術に関するものである。

〔従来の技術〕

電子機器に実装されるマイクロコンピュータを有する半
導体集積回路装［（ＬＳＩ）は、開発初期にシステムチ
エツクや回路チエツク等の所謂初期評価（デバッグ）を
充分に行うため、内部データや内部論理の変更が容易に
行えることが望ましい。

このため、マイクロプログラム、データプログラム等を
書込む記憶用素子としてＥＰＲＯＭ　（イレイザブル＆
プログラマブル・リード・オンリー・メモリ）を半導体
集積回路装置に搭載する傾向にある。ＥＰＲＯＭは、電
気的に情報を書込みかつ紫外線によって情報を消去する
不揮発性記憶回路であり、製造工程後に情報の書き換え
を行うことができる。なお、この種の技術については例
えば特開昭５９−１８８２３４号公報に記載されている
。

前記初期評価が終了し、マイクロコンピュータを制御す
るプログラムが決定されると、記憶用素子としてＥＰＲ
ＯＭを使用する必要がなくなる。

ＥＰＲＯＭは、２層ゲート電極構造の電界効果トランジ
スタでメモリセルを形成しているので、製造工程が複雑
でしかも製造工程数が多い。また、ＥＰＲＯＭは紫外線
消去用窓が必要とされ、パッケージの製作コストを増大
させる。このため、ＥＰＲＯＭを搭載したマイクロコン
ピュータを有する半導体集積回路装置は製造価格が高く
なる。また、前記半導体集積回路装置の量産化がなされ
ると、個々に搭載されたＥＰＲＯＭに前記決定されたプ
ログラムを書込む必要があるため、情報書込み時間が長
くなる。

そこで、前記ＥＰＲＯＭを搭載したマイクロコンピュー
タを有する半導体集積回路装置でプログラムを決定した
後に、マスクＲＯＭを搭載したマイクロコンピュータを
有する半導体集積回路装置を新たに開発し、この搭載さ
れたマスクＲＯＭに前記決定されたプログラムを書込む
ことが行われている。マスクＲＯＭは、情報の読出し専
用の不揮発性記憶回路であり、製造工程中に情報の書込
みが行われている。マスクＲＯＭは、１層ゲート電極構
造の電界効果トランジスタをメモリセルとする簡単な構
造で構成されており、製造工程が簡単で製造工程数が少
ない、また、マスクＲＯＭは、ＥＰＲＯＭで使用される
紫外線消去用窓が必要ないので、パッケージの製作コス
トを低減することができる。つまり、マスクＲＯＭを搭
載したマイクロコンピュータを有する半導体集積回路装
置は価格が低く量産化に適しており、結果的に電子機器
のコストを低減することができる。

〔発明が解決しようとする課題〕

本発明者は、前述のマイクロコンピュータを有する半導
体集積回路装置の開発中に次のような問題点を見出した
。

前記マスクＲＯＭを搭載したマイクロコンピュータを有
する半導体集積回路装置のマスクＲＯＭ以外の領域つま
りマイクロコンピュータ等の周辺回路はＥＰＲＯＭを搭
載したマイクロコンピュータを有する半導体集積回路装
置のものと変わらない。ところが、これらマイクロコン
ピュータ等の周辺回路は、製造工程の全般で使用される
製造マスクを新たに作成したもので形成される。このた
め、製造マスク自体のチエツクを始め、前述の初期評価
と同様の評価を再度行う必要があり、実質的に新しい半
導体集積回路装置を開発することと等価であるので、マ
スクＲＯＭを搭載したマイクロコンピュータを有する半
導体集積回路装置の開発期間が非常に長くなるという問
題があった。

本発明の目的は、不揮発性記憶回路を搭載したマイクロ
コンピュータ（ＣＰ　Ｕ）を有する半導体集積回路装置
において、開発期間を短縮することが可能な技術を提供
することにある。

本発明の他の目的は、前記半導体集積回路装置を実装す
る電子機器のコストを低減することが可能な技術を提供
することにある。

本発明の他の目的は、第１不揮発性記憶回路を搭載した
マイクロコンピュータを有する半導体集積回路装置にお
いて、前記第１不揮発性記憶回路を必要最小限で第２不
揮発性記憶回路に変換することが可能な技術を提供する
ことにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

ＥＰＲＯＭ（又はＥＥＰＲＯＭ）を搭載したｃｐＵを有
する第１半導体集積回路装置を形成し、この第１半導体
集積回路装置に搭載されたＥＰＲＯＭに情報を書込みか
つ消去しながらＣＰＵを制御するプログラム又は論理を
決定し、前記第１半導体集積回路装置のＥＰＲＯＭをマ
スクＲＯＭに変換し、このマスクＲＯＭに前記決定され
たプログラムを苺込んだ第２半導体集積回路装置を形成
する。

〔作　　用〕

上述した手段によれば、マイクロコンピュータ等の周辺
回路を変えずにＥＰＲＯＭをマスクＲＯＭに変換したの
で、前記周辺回路のテスト期間に相当する分、前記第２
半導体集積回路装置の開発期間を短縮することができる
。

この結果、電子機器に実装された第１半導体集積回路装
置をそれに比べて安価な第２半導体集積回路装置に簡単
かつ敏速に置き換えることができるので、電子機器のコ
ストを低減することができる。

以下、本発明の構成について、実施例とともに説明する
。

なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

（実施例Ｉ） 本発明の実施例！であるマイクロコンピュータを有する
半導体集積回路装置を第１図（ブロック構成図）で示す
。

第１図に示すように、半導体集積回路装置ＬＳＩは、−
点針線で囲まれた部分であり、１チツプマイクロコンピ
ユータを構成している。

ＣＰＵはマイクロコンピュータ（マイクロプロセッサ）
である。Ｉｌｏは入出力ポートであり、この入出力ポー
トＩ１０の内部にはデータ転送方向レジスタを有してい
る。Ｏ８Ｃは発振回路である。特に制限されないが、発
振回路○ＳＣは、外部に接続される水晶振動子Ｘｔａｌ
を利用して高精度の基準周波数信号を形成し、マイクロ
コンピュータＣＰＵに必要なりロックパルスを形成して
いる。ＲＡＭはランダム・アクセス・メモリ（揮発性記
憶回路）であり、主として実行中のプログラムや演算途
中のデータの一時記憶回路として用いられている。ＲＯ
Ｍはリード・オンリー・メモリ（不揮発性記憶回路）で
あり、各種情報処理のプログラムや辞書データ等が記憶
される。このランダム・アクセス・メモリＲＡＭ、リー
ド・オンリ・メモリＲＯＭの夫々には記憶素子の読出し
動作や書込み動作に必要な制御回路が含まれている。ま
た、これらの各回路ブロックはマイクロコンピュータＣ
ＰＵを中心に入出力バスｌ１０ＢＵＳによって相互に接
続されている。この入出力バスＴ／○ＢＵＳにはデータ
バスやアドレスバスが含まれる。

前記半導体集積回路装置ＬＳＩに搭載されるリード・オ
ンリー・メモリＲＯＭは第２図（ＲＯＭのブロック構成
図）に示すように構成されている。

メモリセルアレイＭ−ＡＲＹは、行列状に複数の記憶素
子（メモリセル）を配置し、ワード線Ｗ１〜Ｗ　ｍ　、
データ線り工〜Ｄｎの夫々を延在させている。Ｘデコー
ダ回路Ｘ−ＤＥ、Ｃはワード線Ｗを選択するように構成
されている。Ｙデコーダ回路Ｙ−ＤＥＣはデータ線りを
選択するように構成されている。特に制限されないが、
Ｘデコーダ回路Ｘ−ＤＥＣ，Ｙデコーダ回路Ｙ−ＤＥＣ
の夫々は、マイクロコンピュータＣＰＵで制御されてい
る。

センスアンプＳＡは、情報の読出し動作においてデータ
線りに出力された記憶素子（メモリセル）の信号をＨ４
ｇｈレベルかＬｏνレベルかを判定し、データ・アウト
・バッファＤＯＢを介して、入出力バスＩ／○ＢＵＳに
出力するように構成されている。この出力の制御はマイ
クロコンピュータＣＰＵによって行われている。

このリード・オンリー・メモリＲＯＭは、第３Ａ図（等
価回路図）に示すＥＰＲＯＭ、又は第３Ｂ図（等価回路
図）に示すマスクＲＯＭで構成されている。

ＥＰＲＯＭは、電気的に情報を書込みかつ紫外線で情報
を消去する不揮発性記憶回路であり、半導体集積回路装
置ＬＳＩの製造工程後に情報の書込み及び消去が行える
ように構成されている。リード・オンリー・メモリＲＯ
Ｍの直接の周辺回路であるＸデコーダ回路Ｘ−ＤＥＣ，
Ｙデコーダ回路Ｙ−ＤＥＣ等やそれの間接の周辺回路で
あるマイクロコンピュータＣＰＵ、ランダム・アクセス
・メモリＲＡＭ等の初期評価（デバッグ）を行う半導体
集積回路装置ＬＳＩにはＥＰＲＯＭが搭載される。この
初期評価は、前記回路ブロックのシステムチエツクや回
路チエツクを行い、特にマイクロコンピュータＣＰＵを
制御するマイクロプログラムやデータプログラムを決定
するようになっている。つまり、ＥＰＲＯＭは、情報の
書込み及び消去を繰返し行いながら、前記プログラムを
決定する等の初期評価を行うことができるように構成さ
れている。

第３Ａ図に示すように、ＥＰＲＯＭのメモリセルアレイ
Ｍ−ＡＲＹは、ワード線Ｗ１〜Ｗｍとデータ線Ｄ□〜Ｄ
ｎとの交差部分に記憶素子（メモリセル）Ｑ□□・・・
Ｑｍｎを配置している。記憶素子Ｑは、情報となる電荷
を蓄積するフローティングゲート電極及びコントロール
ゲート電極を有する２層ゲート電極構造の電界効果トラ
ンジスタを基本構造として構成されている。

マスクＲＯＭは、情報の読出し専用の不揮発性記憶回路
であり、半導体集積回路装置ＬＳＩの製造工程中に情報
の曹込みが行えるように構成されている。マスクＲＯＭ
には、前記初期評価でＥＰＲＯＭに書込まれたマイクロ
コンピュータＣＰＵを制御するプログラム（情報）と同
一のプログラムが書込まれている。

第３Ｂ図に示すように、マスクＲＯＭのメモリセルアレ
イＭ−ＡＲＹは、ワード＃ＩＷ、〜ＷｍとデータＡ！Ｄ
Ａ　”Ｄｎとの交差部分に記憶素子（メモリセル）Ｑ１
□″・・・Ｑｆｌｌｎ’を配置している。記憶素子Ｑ′
は１層ゲート電極構造を有する電界効果トランジスタを
基本構造として構成されている。

また、リード・オンリー・メモリＲＯＭのＸデコーダ回
路Ｘ−ＤＥＣ，Ｙデコーダ回路Ｙ−ＤＥＣ，センスアン
プＳＡ、データ・アウト・バッファＤＯＢの夫々の回路
は、ＥＰＲＯＭ、マスクＲＯＭの夫々の情報の読出し動
作に共通に使用できる直接の周辺回路であるので、ＥＰ
ＲＯＭ、マスクＲＯＭのいずれの場合であっても実質的
に同一の構造で構成されている。例えば、ＥＰＲＯＭの
読出し動作において、選択されたワード線Ｗは外部から
供給される電源電圧Ｖ　ｃ　ｃと路間−のレベルに設定
され、データ線りは読出し動作中の誤書込みを防止する
ために電源電圧■ｃＣよりも低い１／４■ｃｃ〜１／３
ｖｃｃに設定される。ＥＰＲＯＭをマスクＲＯＭに置き
換えた場合にも前記と路間−のワード線Ｗのレベル、デ
ータ線りのレベルとなる回路構成とされる。また、この
ような回路構成で動作可能なＥＰＲＯＭ、マスクＲＯＭ
の夫々とする。

また、ＥＰＲＯＭに特有な直接の周辺回路として、第２
図に破線で囲んで示すように、データ・イン・バッファ
ＤＩＢ及びプログラム回路ＰＧＣがある。これらの周辺
回路はＥＦＲＯＭの情報の書込み動作で使用するもので
ある。書込まれる情報はデータ・イン・バッファＤＩＢ
を介して入出力バスｌ１０ＢＵＳから、或は外部から直
接にプログラム回路ＰＧＣに入力されると共に、書込み
電圧ＶＰＰやプログラム制御回路Ｐ　Ｇ　Ｍ、等の書込
み制御信号が制御回路Ｃ０ＮＴを介してプログラム回路
ＰＧＣに入力されることによって、ＥＰＲＯＭに情報の
書込みがなされる。

このＥＰＲＯＭに特有な直接の周辺回路（情報の書込み
系回路）は、ＥＰＲＯＭからマスクＲＯＭに置き換えた
場合に、半導体集積回路装置ＬＳＩに論理的に不活性な
状態で残存するように構成されている。例えば、前記情
報書込み系回路は、回路パターンをそのまま残存させ、
制御信号によって論理的に不活性な状態に構成される。

また、情報書込み系回路は回路の形成領域は残存するが
回路パターンを形成せずに（素子を形成せずに）に論理
的に不活性な状態に構成される。

次に、第１図、第２図、第３Ａ図及び第３Ｂ図を用い、
半導体集積回路装置ＬＳＩに搭載したＥＰＲＯＭをマス
クＲＯＭに変換する方法について説明する。ここで、Ｅ
ＰＲＯＭは、２層ゲート電＋４４Ｗ造の電界効果トラン
ジスタでメモリセルを構成し、１層目のゲート電極でフ
ローティングゲート電極、２層目のゲート電極でコント
ロールゲート電極及びこれらから延在するワード線を構
成した場合について説明する。また、第１図に示すリー
ド・オンリー・メモリＲＯＭブロック以外の各回路ブロ
ックは２層目のゲート電極で形成された１層ゲート電極
構造の電界効果トランジスタで構成された場合について
説明する。

（１）メモリセルアレイＭ−ＡＲＹ ＥＰＲＯＭのメモリセルである電界効果トランジスタに
特有のフローティングゲート電極を削除し、１層ゲート
電極構造の電界効果トランジスタをメモリセルとするマ
スクＲＯＭを構成する。つまり、ＥＰＲＯＭにおいてフ
ローティングゲート電極は１層目のゲート電極により形
成されているので、マスクＲＯＭに置き換えた場合に１
層目ゲート電極の形成工程を削除する。リード・オンリ
ー・メモリＲＯＭブロック以外の各回路ブロックは、２
層目のゲート電極で構成されているので、マスクＲＯＭ
に置き換えたことによる構造的な変化や電気的特性の変
化は生じない。また、第３Ａ図及び第３Ｂ図に示すよう
に、ＥＰＲＯＭのメモリセルは並列に配置されているの
で、横型マスクＲ’ＯＭ（メモリセルが並列に配置され
ているマスクＲＯＭ）に簡単に置き換えることができる
。

（２）デコーダ回路ＤＥＣ及び読出し系回路メモリセル
アレイＭ−ＡＲＹに書込まれた情報は、Ｘデコーダ回路
、Ｙデコーダ回路、センスアンプＳＡ、データ・アウト
・バッファＤＯＢ及び制御回路Ｃ０ＮＴで読出される。

これらの読出し動作に使用される直接の周辺回路は、Ｅ
　Ｐ　ＲＯＭであろうとマスクＲＯＭであろうと共通に
使用できるように回路構成がなされているので、ＥＰＲ
ＯＭをマスクＲＯＭに置き換える場合に変更する必要は
ない。

但し、ＥＰＲＯＭは、書込み動作に高電圧を使用するの
で、前記直接の周辺回路の電界効果トランジスタのゲー
ト電極を素子構造上１層目ゲート電極及び２層目ゲート
電極からなる２層ゲート電極構造を使用する場合、又は
１層目ゲート電極のみの１層ゲート電極構造を使用する
場合がある。

いずれの場合においても、マスクＲＯＭに置き換えると
きに２層目ゲート電極のみの１層ゲート電極構造の電界
効果トランジスタで直接の周辺回路を構成する。このと
き、特に制限はしないが回路定数の変更を行っても良い
。また、２層ゲート電極構造の電界効果トランジスタで
周辺回路を構成する前者の場合、１層目ゲート電極と２
層目ゲート電極とが層間絶縁膜を介して平面的に交差す
るとマスクＲＯＭに置き換えた場合にシミー卜する部分
が発生するので、ＥＰＲＯＭにおいて２層ゲート電極構
造の電界効果トランジスタで周辺回路を構成する場合、
活性状態の両者ゲート電極間が平面的に交差しない様に
マスクパターンを形成しておく。

（３）書込み系回路 情報の書込み系回路は、主に、ＥＰＲＯＭの場合に使用
され、主に、プログラム回路ＰＧＣ，デ−タ・イン・バ
ッファＤＩＢ、プログラム制御回路ＰＧＭ、書込み電圧
ＶＰＰ及び制御回路Ｃ０ＮＴで構成されている。このう
ち、制御回路Ｃ０ＮＴを除くマスクＲＯＭでは使用しな
い書込み系回路は、ＥＰＲＯＭをマスクＲＯＭに置き換
える時に前述のように論理的に不活性な状態に構成する
。

（４）その他 図示しないが、メモリセルアレイＭ−ＡＲＹがＥＦＲＯ
Ｍの場合、外部から直接ＥＰＲＯＭへのアクセスが可能
な回路を有しているので、マスクＲＯＭに置き換えた場
合もマスクＲＯＭに直接アクセスできるように曲間回路
は活性状態にされている。これにより、マスクＲＯＭの
データチエツクが容易になる。

次に、前記ＥＦＲＯＭを搭載した半導体集積回路装置Ｌ
ＳＩのＥＰＲＯＭをマスクＲＯＭに置き換え、マスクＲ
ＯＭを搭載した半導体集積回路装置ＬＳＩに形成する場
合について、第４図（製造工程フロー図）を用い、形成
方法の基本概念を説明する。

第４図に示すように、まず、素子分離領域を形成する＜
４０１＞。この素子分離領域形成工程は、半導体基板上
に形成される各々の半導体素子を分離するための工程で
あり１例えば選択酸化法で形成した厚いフィールド絶縁
膜を形成する工程である。

この工程はＥＰＲＯＭ、マスクＲＯＭの夫々に共通の工
程である。

次に、ゲート絶縁膜及びゲート電極を形成する（４０２
）。このゲート絶縁膜及びゲート電極形成工程は、電界
効果トランジスタのゲート絶縁膜、ゲート電極の夫々を
形成する工程である。この工程は、ＥＰＲＯＭの場合は
２層ゲートｆｆ１ｌ！ｉ構造なので２層のゲート電極を
形成する工程であり、マスクＲＯＭの場合は１層ゲート
電極構造なので１層のゲート電極を形成する工程である
。この工程には電界効果トランジスタのしきい値電圧を
調整する不純物導入工程を含む。

次に、拡散層を形成する（４０３）。拡散層形成工程は
、電界効果トランジスタのソース領域及びドレイン領域
を形成する工程であり、ｎチャネル電界効果トランジス
タはｎ型不純物、ｐチャネル電界効果トランジスタはｐ
型不純物を夫々導入する工程である。この拡散層形成工
程はＥＰＲＯＭ。

マスクＲＯＭの夫々に共通の工程である。

次に１層間絶縁膜を形成する〈４０４〉。層間絶縁膜形
成工程は、電界効果トランジスタとその上層の配線とを
電気的に分離する絶縁膜を形成する工程である。層間絶
縁膜としては、ＣＶＤ法で堆積させた酸化珪素膜、ＰＳ
Ｇ膜、ＢＰＳＧ膜等の単層、或はそれらを組合わせた複
合膜で形成する。

この層間絶縁膜形成工程はＥＦＲＯＭ、マスクＲＯＭの
夫々に共通の工程である。

次に、配線を形成する（４０５）。配線形成工程は、各
々の半導体素子間の接続を行うための接続孔を形成する
工程とアルミニウム等の配線を形成する工程とを含む。

この配線形成工程はＥＰＲＯＭ、マスクＲＯＭの夫々に
共通の工程である。

次に、パッシベーション膜を形成する（４０６）。

パッシベーション膜形成工程は、半導体素子全面を覆う
ファイナルパッシベーション膜を形成する工程である。

パッシベーション膜としては１例えばＰＳＧ膜、窒化珪
素膜等で形成される。このパッシベーション膜形成工程
はＥＰＲＯＭ、マスクＲＯＭの夫々に共通の工程である
。

次に、第５Ａ図（要部断面図）、第５Ｂ図乃至第５Ｆ図
（各製造工程毎に示す要部断面図）を用いて。

ＥＰＲＯＭを搭載した半導体集積回路装置ＬＳＩの構造
及び具体的な製造方法について説明する。

さらに、第６Ａ図（要部断面図）、第６Ｂ図乃至第６Ｆ
図（各製造工程毎に示す要部断面図）を用いて。

ＥＰＲＯＭをマスクＲＯＭに置き換えた半導体集積回路
装置ＬＳＩの構造及び具体的な製造方法について説明す
る。

第５Ａ図に示すように、半導体集積回路装置ＬＳＩは電
界効果トランジスタＱ、をメモリセルとするＥＰＲＯＭ
を搭載している。電界効果トランジスタＱ、は、単結晶
珪素からなるｐ°型半導体基板１の主面に形成され、ゲ
ート絶縁膜４、フローティングゲート電極５．ゲート絶
縁膜６、コントロールゲート電極８．ソース領域及びド
レイン領域であるｎ・型半導体領域１０で構成されてい
る。電界効果トランジスタＱ、は２層ゲート電極構造で
構成されている。

同一半導体基板１の主面に形成された電界効果トランジ
スタ（Ｍ　Ｉ　３　Ｆ　Ｅ　Ｔ）Ｑ？、、　Ｑ、□の夫
々は周辺回路を構成する。本実施例において、リード・
オンリー・メモリＲＯＭ以外の間接の周辺回路となる回
路ブロックは電界効果トランジスタＱ　Ｔ　２で構成さ
れている。この電界効果トランジスタロア２は電界効果
トランジスタＱ、のコントロールゲート電極８と同一導
電層で形成されたゲート電極８を有する１層ゲート電極
構造で構成されている。

また、リード・オンリー・メモリＲＯＭの直接の周辺回
路は電界効果トランジスタＱ、、、Ｑ、□の夫々で構成
されている。電界効果トランジスタＱｔｔは電界効果ト
ランジスタＱ、のフローティングゲート電極５と同一導
電層で形成されたゲート電極５を有する１層ゲート電極
構造で構成されている。

第５Ａ図において、電界効果トランジスタＱ、、Ｑ？、
、　Ｑ？□の夫々はフィールド絶縁膜２及びｐ型チャネ
ルストッパ領域３で互いに電気的に分離されている。電
界効果トランジスタＱ、、’Ｑ、、、Ｑア２の夫々の半
導体領域工０には１層間絶縁膜１１に形成された接続孔
１２を通して配線１３が接続されている。配線１３上に
はパッシベーション膜１４が設けられている。

一方、第６Ａ図に示すように、半導体集積回路装置ＬＳ
Ｉは、リード・オンリー・メモリＲＯＭブロック内にお
いてＥＰＲＯＭからマスクＲＯＭに置き換えられ、この
置き換えられたマスクＲＯＭのメモリセルである電界効
果トランジスタＱ。

を有している。電界効果トランジスタＱ、は、半導体基
板１の主面に形成され、ゲート絶縁膜７゜ゲート電極８
、ソース領域及びドレイン領域であるｎ゛型半導体領域
１０で構成されている６直接、間接の夫々の周辺回路の
電界効果トランジスタ（Ｍ丁５ＦＥＴ）Ｑ、□、Ｑ？□
の夫々はこのマスクＲＯＭのメモリセルである電界効果
トランジスタＱ。

と同様の構造つまり２層目のゲート電極８で形成された
１層ゲート電極構造で構成されている。

次に、ＥＰＲＯＭを搭載した半導体集積回路装置ＬＳＩ
の製造方法及びそれに対応させたマスクＲＯＭを搭載し
た半導体集積回路装置ＬＳＩの製造方法について、前記
第４図を併用しながら説明する。

（１）共通素子分離領域形成工程 第５Ｂ図に示すように、ＥＰＲＯＭを搭載した半導体集
積回路装置ＬＳＩは、Ｐ−型半導体基板１の主面上の所
定領域に既知の選択酸化法でフィールド絶縁膜２を形成
し、これと路間−製造工程でｐ型チャネルストッパ領域
３形成する。特に限定されないが、フィールド絶縁膜２
の形成前後に、半導体基板１の主面部にｐ型又は及びｎ
型ウェル領域を形成してもよい。

前記ＥＰＲＯＭを置き換えてマスクＲＯＭを搭載した半
導体集積回路装置ＬＳＩを形成する場合は、第６Ａ図に
示すように、実質的に同様にフィールド絶縁膜２及びチ
ャネルストッパ領域３を形成する。

（２）ゲート絶縁膜、ゲート電極形成工程まず、ＥＰＲ
Ｏ’Ｍを搭載した半導体集積回路装置ＬＳＩは、素子形
成領域の絶縁膜４′を除去した後、清浄なゲート絶縁膜
４を形成する。この後、素子形成領域において、半導体
基板１の主面部にしきい値電圧を調整する不純物を導入
する。

次に、基板全面に多結晶珪素膜を堆積した後、所定のパ
ターンニングを行い、第５Ｃ図に示すように、電界′効
果トランジスタＱ、のフローティングゲート電極５及び
電界効果トランジスタＱ７．のゲート電極５を形成する
。

マスクＲＯＭを搭載した半導体集積回路装置ＬＳＩは、
実質的に第１層目ゲート電極５を形成する工程を削除し
ている。

次に、’ＥＰＲＯＭを搭載した半導体集積回路装置ＬＳ
’Ｉは、フローティングゲート電極５の上部に電界効果
トランジスタＱ、のゲート絶縁膜６を形成する。このと
き、同−製造工程或は路間−製造工程によって電界効果
トランジスタＱＴ□のゲート絶縁膜７を形成する。

ＥＰＲＯＭを置き換えてマスクＲＯＭを搭載した半導体
集積回路装置ＬＳＩを形成する場合は。

素子形成領域において絶縁膜４′を除去した後、清浄な
ゲート絶縁膜７を形成する。

次に、ＥＰＲＯＭを搭載した半導体集積回路装置ｔＬｓ
Ｉは、しきい値電圧を調整する所定の不純物を導入した
後に、基板全面に多結晶珪素膜を堆積し、所定のパター
ニングを行うことで、第５Ｄ図に示すように、ゲート電
極８を形成する。このゲート電極８は、電界効果トラン
ジスタＱ、のコントロールゲート電極８１周辺回路の電
界効果トランジスタＱ？２のゲート電極８の夫々として
形成される。

ＥＦＲＯＭを置き換えてマスクＲＯＭを搭載した半導体
集積回路装置ＬＳＩを形成する場合は、第６Ｃ図に示す
ように、第５Ｄ図に示す工程に対応して同様にゲート絶
縁膜７上にゲート電極８を形成する。このゲート電極８
は、電界効果トランジスタＱ。、Ｑ？１、Ｑｏの夫々の
ゲート電極８として形成される。

（３）共通拡散層形成工程 まず、ＥＰＲＯＭを搭載した半導体集積回路装置ＬＳＩ
は、熱酸化法を用いて、主に電界効果トランジスタＱ、
のフローティングゲート電極５を覆う絶縁膜９を形成す
る。これにより、ＥＰＲＯＭのメモリセルのフローティ
ングゲート電極５から情報となる書込まれた電子が逃げ
るのを防止することができる。また、この絶縁膜９は、
ゲート電極５又は８端部の絶縁耐圧を向上することがで
きる。

次に、第５Ｅ図に示すように、基板全面にｎ型不純物を
イオン打込法で導入し、電界効果トランジスタＱ、、Ｑ
、、、Ｑ、□の夫々のソース領域及びトレイン領域であ
るｎ゛型半導体領域１０を形成する。

ＥＰＲＯＭｔｔｌｉｑき換えてマスクＲＯＭを搭載した
半導体集積回路装置ＬＳＩを形成する場合は、第６Ｄ図
に示すように、第５Ｅ図に示す工程に対応して同様にｎ
°型半導体領域１０を形成する。この半導体領域１０は
電界効果トランジスタＱ、、Ｑ？、、Ｑ７□の夫々の半
導体領域１０として形成される。

（４）共通層間絶縁膜形成工程 ＥＰＲＯＭを搭載した半導体集積回路装置ＬＳＩは層間
絶縁膜１１を形成する。

ＥＰＲＯＭを置き換えてマスクＲＯＭを搭載した半導体
集積回路装置ＬＳＩを形成する場合は、前記工程と対応
して同様に１層間絶縁膜１１を形成する。

（５）共通配線形成工程 ＥＰＲＯＭを搭載した半導体集積回路装置ＬＳＩは、層
間絶縁膜１１に接続孔１２を形成した後１層間絶縁膜１
１上の全面に配線層を形成し、それに所定のパターニン
グを行い、第５Ｆ図に示すように配ｍ１３を形成する。

ＥＰＲＯＭを置き換えてマスクＲＯＭを搭載した半導体
集積回路装置ＬＳＩを形成する場合は。

第６Ｅ図に示すように、前記工程と対応して同様に、接
続孔１２．配線１３の夫々を順次形成する。

（６）情報の書込み工程 マスクＲＯＭを搭載した半導体集積回路装置ＬＳＩは、
配置１１３を形成した後、第６Ｆ図に示すように、層間
絶縁ｌｌ１１１及びゲート電極８を通して所定の電界効
果トランジスタＱ、のチャネル形成領域に所定の不純物
例えばＢを導入し、しきい値電圧を変化させる。つまり
、不純物が導入されない電界効果トランジスタＱ、（メ
モリセル）はワードａＷを選択するとＯＮＬ、、不純物
が導入された電界効果トランジスタＱ、（メモリセル）
はワード線Ｗを選択してもＯＦＦに形成される。

なお、この情報の書込み工程は、これに限定されず、第
６Ｄ図に示す電界効果トランジスタＱ。

が完成した後に行ってもよい。基本的には情報の書込み
工程は製造工程の最終段に近い方が製品完成までに要す
る時間を短縮することができるので好ましい。

また、情報の書込み工程は、電界効果トランジスタＱ、
の素子形成領域にフィールド絶縁膜２を形成するか否か
、或は電界効果トランジスタＱ。

のソース領域又はドレイン領域（半導体領域１０）に配
線（データ線）１３を接続するか否かで行ってもよい。

（７）共通パッシベーション膜形成工程ＥＰＲＯＭ−を
搭載した半導体集積回路装置ＬＳＩは、前記第５Ａ図に
示すようにパッシベーション膜１４を形成する。

ＥＰＲＯＭを置き換えてマスクＲＯＭを搭載した半導体
集積回路装置ＬＳＩを形成する場合は。

前記第６Ａ図に示すように、前記工程に対応して同様に
パッシベーション膜１４を形成する。

これら一対の製造工程を施すことによって、ＥＰＲＯＭ
を搭載した半導体集積回路装置ＬＳＩを形成することが
できると共に、この製造プロセスを利用し、一部分を修
正するだけでマスクＲＯＭを搭載した半導体集積回路装
置ＬＳＩを形成することができる。

このように、ＥＰＲＯＭを搭載したマイクロコンピュー
タＣＰＵを有する半導体集積回路装置ＬＳＩを形成し、
この半導体集積回路装置ＬＳＩに搭載されたＥＰＲＯＭ
に情報を書込みかつ消去しながらマイクロコンピュータ
ＣＰＵを制御するプログラムを決定しく初期評価を行い
）、前記半導体集積回路装置ＬＳＩのＥＰＲＯＭをマス
クＲＯＭに変換し、このマスクＲＯＭに前記決定された
プログラムを書込んだ半導体集積回路装置ＬＳＩを形成
することによって、マイクロコンピュータ等の周辺回路
を変えずにＥＰＲＯＭをマスクＲＯＭに変換したので、
前記周辺回路のテスト期間に相当する分、前記マスクＲ
ＯＭを搭載した半導体集積回路装置ＬＳＩの開発期間を
短縮することができる。

この結果、電子機器に初期評価の際に実装されたＥＦＲ
ＯＭを搭載した半導体集積回路装置ＬＳＩを、初期評価
の終了後にそれに比べて安価なマスクＲＯＭを搭載した
半導体集積回路装置ＬＳＩに簡単かつ敏速に置き換える
ことができるので、電子機器のコストを低減することが
できる。

また、半導体集積回路装置ＬＳＩに搭載されたＥＦＲＯ
Ｍは、ＥＰＲＯＭのメモリセルである電界効果トランジ
スタＱ、のフローティングゲート電極５の形成工程を削
除するだけで、横型マスクＲＯＭに容易に置き換えるこ
とができる。

また、この置き換えは、Ｅ　Ｐ　ＲＯＭ、マスクＲＯＭ
の夫々に必要な周辺回路を基本的に同様の回路構成にし
ているので、置き換え時の変更点を最小限にし、システ
ムチエツク、回路のチエツク等の初期評価を簡単にする
ことができる。

また、ＥＰＲＯＭにのみ使用する特有の周辺回路は、マ
スクＲＯＭに置き換えたとき１回路領域を論理的に不活
性な領域としてそのまま残しておくので、マスクＲＯＭ
を搭載した半導体集積回路装置ＬＳＩを製造する際に使
用されるマスクパターンの変更を少なくすることができ
る。つまり、ＥＰＲＯＭを搭載した半導体集積回路装置
ＬＳＩからマスクＲＯＭを搭載した半導体集積回路装置
ＬＳＩへの置き換えは、回路及び製造工程で使用される
マスクとも最小の設計変更で行うことができる。

また、ＥＰＲＯＭを搭載した半導体集積回路装置ＬＳＩ
からマスクＲＯＭを搭載した半導体集積回路装置ＬＳＩ
への置き換えは、紫外線消去用窓をパッケージから廃止
することができるので、パラゲージコストそのものを安
価に形成することができる。さらに、パッケージはセラ
ミックパッケージからレジンパッケージに取り換えるこ
とができるので、よりｍｍパッケージのコストを低減す
ることができる。

（実施例■） 本実施例■は、１層ゲート電極構造のメモリセルで構成
されたＥＰＲＯＭをマスクＲＯＭに置き換える、本発明
の第２実施例である。

本発明の実施例■である半導体集積回路装置ＬＳＩに搭
載されたＥＰＲＯＭのメモリセルを第７Ａ図（要部断面
図）で示す。

第７Ａ図に示すように、半導体集積回路装置ＬＳＩに搭
載されたＥＰＲＯＭのメモリセルは、第２層目ゲート電
極で形成されたフローティングゲート電極８とｎ゛型半
導体領域で形成されたコントロールゲート電極１５とを
有する電界効果トランジスタＱ、で構成されている。ソ
ース領域及びドレイン領域は、フローティングゲート電
極８のゲート長方向に夫々配置されている。

次に、このＥＰＲＯＭのメモリセルの具体的な製造方法
について、第７Ｂ図及び第７Ｃ図（各製造工程毎に示す
要部断面図）を用いて簡単に説明する。

まず、ｐ−型半導体基板１の主面にフィールド絶縁膜２
、ｐ型チャネルストッパ領域３．ゲート絶縁膜７を順次
形成し、しきい値電圧を調整する不純物を導入する。

次に、第７Ｂ図に示すように、半導体基板１の主面部に
ｎ型不純物を導入し、コントロールゲート電極１５を形
成する。

次に、基板全面に多結晶珪素膜を堆積し、所定のパター
ンニングを施し、第７Ｃ図に示すように、フローティン
グゲート電極８を形成する。この工程と同一製造工程に
よって、周辺回路の電界効果トランジスタのゲート電極
８を形成する。

次に、前記実施例■と同様に、ｎ゛型半導体領域１０、
層間絶縁膜１１．接続孔１２、配線１３の夫々を順次形
成することによって、ＥＰＲＯＭを搭載した半導体集積
回路装置ＬＳＩは完成する。

この半導体集積回路装置ＬＳＩに搭載されたＥＦＲＯＭ
をマスクＲＯＭに置き換えるには以下に記載する方法の
うちいずれかで行う。

（１）フローティングゲート電極８とコントロールゲー
ト電極１５とを電気的に接続する。この接続は例えば配
線１３で行う。

（２）コントロールゲート電極１５の形成工程を削除し
、この削除された領域に厚いフィールド絶縁膜２を形成
する。そして、フローティングゲート電極８は、ワード
線Ｗとして使用される配線１３に接続する。

このように、半導体集積回路装置ＬＳＩに搭載された１
層ゲート電極構造のメモリセルを有するＥＰＲＯＭから
マスクＲＯＭへの置き換えは、２層ゲート電極構造のメ
モリセルを有するＥＰＲＯＭに比べて容易に行える。

（実施例■） 本実施例■は、マスクＲＯＭに置き換える前のＲＯＭと
して、電気的に情報を書込みかつ電気的に情報を消去す
る不揮発性記憶回路つまりＥＥＰＲＯＭ（エレクトリカ
リ・ＥＰＲＯＭ）を使用した。

本発明の第３実施例である。

本発明の実施例■である半導体集積回路装置ＬＳＩに搭
載されたＥＥＰＲＯＭのメモリセルを第８図（等価回路
図）で示す。

第８図に示すように、半導体集積回路装置ＬＳＩに搭載
されたＥＥＰＲＯＭのメモリセルは、電荷を蓄積するフ
ローティングゲート電極を有し、かつトンネル現象によ
り前記フローティングゲート電極中に電子を注入するＦ
ＬＯＴＯＸ型で構成された電界効果トランジスタＱ　Ｍ
　１１乃至（Ｌｍｎと、これと直列に接続された制御用
電界効果トランジスタＱ７□１乃至Ｑ？ｍｎとで構成さ
れている。制御用電界効果トランジスタＱ７□、乃至Ｑ
ＴＩＩＩｎはデータ線り工乃至Ｄｎに接続されると共に
ワード線Ｗｔｔ乃至Ｗ？Ｉｎに接続され、行列状に配置
されている。また、電界効果トランジスタＱ、ユ、乃至
ＱＭｍｎのコントロールゲート電極は前記ワード線Ｗ？
□乃至Ｗ　、　ｍに平行に配置されたワード線ＷＭ１乃
至Ｗ　、ｍに接続されている。

このＥＥＰＲＯＭの情報の書込み動作及び情報の消去動
作は既知であるので、特に説明はしない。

次に、半導体集積回路装置ＬＳＩに搭載されたＥＥＰＲ
ＯＭをマスクＲＯＭに置き換える方法は以下に説明する
。なお１周辺回路の形成方法については、前記実施例■
と実質的に同様であるので、ここでは省略する。

（１）メモリセルの制御用電界効果トランジスタＱ７を
マスクＲＯＭに置き換える場合 メモリセルの制御用電界効果トランジスタＱＴはその基
本構造を変更することなく、そのままマスクＲＯＭのメ
モリセルに置き換えることができる。マスクＲＯＭへの
置き換の際には、メモリセルのＦＬＯＴＯＸ型の電界効
果トランジスタＱ。

及びそれに接続されたワード線ＷＨは削除される。

この電界効果トランジスタＱ、４の部分は拡散層として
形成され、単なる抵抗として作用するので、マスクＲＯ
Ｍの構成に影響は与えない。

（２）メモリセルのＦＬＯＴＯＸ型の電界効果トランジ
スタＱ。をマスクＲＯＭに置き替える場合メモリセルの
ＦＬＯＴＯＸ型の電界効果トランジスタＱ、は、前記実
施例Ｉと実質的に同様にマスクＲＯＭに置き替えること
ができる。マスクＲＯＭへの置き換の際には、メモリセ
ルの制御用電界効果トランジスタＱＴ及びそれに接続さ
れたワード線ＷＴは削除される。この電界効果トランジ
スタロアの部分は拡散層として形成され、単なる抵抗と
して作用するので、マスクＲＯＭの構成に影響は与えな
い。

このように、半導体集積回路装置ＬＳＩに搭載されたＥ
　Ｅ　Ｐ　ＲＯＭをマスクＲＯＭに置き換えることによ
って、前記実施例■と実質的に同様の効果を奏すること
ができる。

（実施例■） 本実施例■は、ＥＰＲＯＭを論理関数決定用素子として
用いたプログラマブル・ロジック・アレイＰＬＡをマス
クＲＯＭに置き換えた、本発明の第４実施例である。

本発明の実施例■である半導体集積回路装置ＬＳＩに搭
載されたプログラマブル・ロジック・アレイＰＬＡの構
成を第９図（等価回路図）で示す。

第９図に示す半導体集積回路装置ＬＳＩに搭載されたプ
ログラマブル・ロジック・アレイＰＬＡの情報の書込み
方法は既知であるので簡単に説明する。

まず、ＡＮＤ面にあるロジックセルＱ工、に情報の書込
みを行う場合 （１）ＡＮＤ面とＯＲ面との間にある制御用トランジス
タＴ□をＯＦＦ状態に、電位Ｖ工を書込み電圧にする。

（２）入力Ｉ０に書込み電圧を印加した後、負荷用トラ
ンジスタＴＱ１をＯＮ状態にしてロジックセルＱ８、に
情報を書込む。

次に、ＯＲ面にあるロジックセルＭｌｉに情報の書込み
を行う場合 （１）制御用トランジスタＴ、〜Ｔｍ、　ｔ　ｏ、〜Ｌ
ｏ１をＯＦＦ状態に、電位ｖ２及びｖ３を書込み電圧に
する。

（２）負荷用トランジスタＴＨ１及び制御用トランジス
タｔ１をＯＮ状態にしてロジックセルＭ１□に情報を書
込む。通常のプログラマブル・ロジック・アレイＰＬＡ
として使用する場合は、制御用トランジスタＴ□〜Ｔｍ
、ｔ□−ｔｍをＯＦＦ状態、ｔｏ□〜ｔｏｌをＯＮ状態
、■１及びＶ２を所定の電位に設定する。

このプログラマブル・ロジック・アレイＰＬＡに使用し
ているＥＰＲＯＭをマスクＲＯＭに置き換える方法は、
前記実施例Ｉと実質的に同様であるので、ここでは省略
する。

このように、ＥＰＲＯＭで形成されるプログラマブル・
ロジック・アレイＰＬＡを搭載した半導体集積回路装置
ＬＳＩをマスクＲＯＭを搭載した半導体集積回路装置Ｌ
ＳＩに置き換えることによって、前記実施例Ｉと実質的
に同様の効果を奏することができる。

また、前記実施例！乃至実施例■の夫々において、本発
明は、半導体集積回路装置ＬＳＩに搭載されたマスクＲ
ＯＭをＥＰＲＯＭ又はＥＥＰＲＯＭへ置き換えることが
できる。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば１本発明は、ＥＰＲＯＭを縦型ＥＰＲＯＭとし、
これを縦型マスクＲＯＭに置き換えてもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

不揮発性記憶回路を搭載したマイクロコンピュータを有
する半導体集積回路装置において、前記不揮発性記憶回
路をその他の不揮発性記憶回路に変換する開発期間を短
縮することができる。

【図面の簡単な説明】

第１図は１本発明の実施例！であるマイクロコンピュー
タを有する半導体集積回路装置のブロック構成図。 第２図は、前記第１図に示す半導体集積回路装置のＲＯ
Ｍのブロック構成図、 第３Ａ図は、前記ＲＯＭブロックに形成されるＥＰＲＯ
Ｍの等価回路図、 第３Ｂ図は、前記ＲＯＭブロックに形成されるマスクＲ
ＯＭの等価回路図。 第４図は、前記ＲＯＭブロックに形成する不揮発性記憶
回路の製造工程フロー図。 第５Ａ図は、前記半導体集積回路装置の要部断面図。 第５Ｂ図乃至第５Ｆ図は、前記半導体集積回路装置を製
造工程毎に示す要部断面図、 第６Ａ図は、前記半導体集積回路装置の要部断面図、 第６Ｂ図乃至第６Ｆ図は、前記半導体集積回路装置を製
造工程毎に示す要部断面図、 第７Ａ図は、本発明の実施例■であるマイクロコンピュ
ータを有する半導体集積回路装置に搭載されたＥＰＲＯ
Ｍのメモリセルの構成を示す要部断面図、 第７Ｂ図及び第７Ｃ図は、前記メモリセルを製造工程毎
に示す要部断面図、 第８１Ａは、本発明の実施例■であるマイクロコンピュ
ータを有する半導体集積回路装置に搭載されたＥ　Ｅ　
Ｆ　ＲＯＭの等価回路図。 第９図は１本発明の実施例■であるマイクロコンピュー
タを有する半導体集積回路装置に搭載されたＰＬＡの等
価回路図である。 図中、Ｌ　Ｓ　Ｉ・・半導体集積回路装置、ＲＯＭ・・
・ノート・オンリー・メモリ、ＣＰＵ・・・マイクロコ
ンピュータ、Ｍ−ＡＲＹ・・・メモリセルアレイ、ＤＥ
Ｃ・・・デコーダ回路、ＳＡ・・・センスアンプ、Ｄ。 １３・・データ・アウト・バッファ、ＤＩＲ・・・デー
タ・イン・バッファ、ＰＧＣ・・・プログラム回路、Ｃ
０ＮＴ・・・制御回路である。

Claims (1)

1. 【特許請求の範囲】 １、電気的に情報を書込みその情報の消去が可能な第１
   不揮発性記憶回路を搭載したマイクロコンピュータを有
   する第１半導体集積回路装置を形成する段階と、該第１
   半導体集積回路装置に搭載された第１不揮発性記憶回路
   に情報を書込みかつ消去しながら前記マイクロコンピュ
   ータを制御するプログラム又は論理を決定する段階と、
   前記第１半導体集積回路装置の第１不揮発性記憶回路を
   情報の読出し専用の第２不揮発性記憶回路に変換し、該
   第２不揮発性記憶素子に前記決定されたプログラムを書
   込んだ第２半導体集積回路装置を形成する段階とを備え
   たことを特徴とする半導体集積回路装置の形成方法。 ２、前記第１半導体集積回路装置の第１不揮発性記憶回
   路は紫外線消去型のＥＰＲＯＭ又は電気的消去型のＥＥ
   ＰＲＯＭであり、前記第２半導体集積回路装置の第２不
   揮発性記憶回路はマスクＲＯＭであることを特徴とする
   特許請求の範囲第１項に記載の半導体集積回路装置の形
   成方法。 ３、前記第２半導体集積回路装置の第２不揮発性記憶回
   路は、前記第１半導体集積回路装置の第１不揮発性記憶
   回路のメモリセルアレイの一部分を修正し、デコーダ回
   路及び情報読出し回路をそのまま残存させ、かつ情報書
   込み回路及び情報消去回路を論理的不活性な状態にする
   ことによって形成されていることを特徴とする特許請求
   の範囲第１項又は第２項に記載の半導体集積回路装置の
   形成方法。 ４、前記第１半導体集積回路装置の第１不揮発性記憶回
   路のメモリセルはフローティングゲート電極及びコント
   ロールゲート電極を有する電界効果トランジスタで構成
   され、前記第２半導体集積回路装置の第２不揮発性記憶
   回路のメモリセルは前記第１不揮発性記憶回路のメモリ
   セルのコントロールゲート電極に対応する工程で形成さ
   れたゲート電極を有する電界効果トランジスタで構成さ
   れていることを特徴とする特許請求の範囲第３項に記載
   の半導体集積回路装置の形成方法。 ５、前記第２半導体集積回路装置の第２不揮発性記憶回
   路のメモリセルは電界効果トランジスタのしきい値電圧
   を制御して情報の書込みを行っていることを特徴とする
   特許請求の範囲第４項に記載の半導体集積回路装置の形
   成方法。