JPH02197277A - 多相モータの制御回路 - Google Patents
多相モータの制御回路Info
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- JPH02197277A JPH02197277A JP1466089A JP1466089A JPH02197277A JP H02197277 A JPH02197277 A JP H02197277A JP 1466089 A JP1466089 A JP 1466089A JP 1466089 A JP1466089 A JP 1466089A JP H02197277 A JPH02197277 A JP H02197277A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、多相モータの制御回路に関する。
［従来の技術と発明が解決しようとする課題］従来の多
相モータの制御回路では、モータを駆動するインバータ
の上下アームを構成する全部のスイッチング素子をオフ
させて減速を行っていた。
相モータの制御回路では、モータを駆動するインバータ
の上下アームを構成する全部のスイッチング素子をオフ
させて減速を行っていた。
したがって、モータ負荷の慣性が大きい場合、減速時に
オーバーシュートが生じやすかった。
オーバーシュートが生じやすかった。
また、速度指令の電圧を緩かに低下させてモータの速度
を下げようとする場合、速度指令がモータの実際の速度
を下回るとフリーランに近い状態でモータを減速させる
ことになるため、速度指令の変化に対する追従性が悪か
った。
を下げようとする場合、速度指令がモータの実際の速度
を下回るとフリーランに近い状態でモータを減速させる
ことになるため、速度指令の変化に対する追従性が悪か
った。
また、急減速させる場合、パルス幅変調アムの素子を全
部ＯＦＦさせ、反対側アームの素子を全部ＯＮさせるだ
けでは滑かな減速に無理があった。
部ＯＦＦさせ、反対側アームの素子を全部ＯＮさせるだ
けでは滑かな減速に無理があった。
本発明は、以上の点に鑑みてなされたものであって、モ
ータ負荷の慣性が大きい場合であっても滑かな減速が可
能であり、緩かに低下する速度指令に対してもまた急に
低下する速度指令に対しても高精度の追従が可能である
多相モ夕の制御回路を提供することを目的とする。
ータ負荷の慣性が大きい場合であっても滑かな減速が可
能であり、緩かに低下する速度指令に対してもまた急に
低下する速度指令に対しても高精度の追従が可能である
多相モ夕の制御回路を提供することを目的とする。
［課題を解決するための手段］
本発明に係る多相モータの制御回路は、前記の目的を達
成するために、多相モータの速度と速度指令との偏差を
出力する速度帰還回路を備え、モータを駆動するインバ
ータの上下アームのうちいずれか一方のアームのスイッ
チング素子のオフ時間を前記の偏差に基づいてパルス幅
変調しながらこのアームの全スイッチング素子を同時に
オフさせるとともに、このオフ時間内に他方のアームの
全スイッチング素子を同時にオンさせてモータ巻線を短
絡させるものである。
成するために、多相モータの速度と速度指令との偏差を
出力する速度帰還回路を備え、モータを駆動するインバ
ータの上下アームのうちいずれか一方のアームのスイッ
チング素子のオフ時間を前記の偏差に基づいてパルス幅
変調しながらこのアームの全スイッチング素子を同時に
オフさせるとともに、このオフ時間内に他方のアームの
全スイッチング素子を同時にオンさせてモータ巻線を短
絡させるものである。
［作 用コ
パルス幅変調の対象アームを例えば上アームとすると、
この上アームのスイッチング素子は、モータの実際の速
度と速度指令との偏差に基づいてオフ時間がパルス幅変
調制御される。このオフ時間内は、上アームの全スイッ
チング素子が同時にオフする一方、他のアームすなわち
下アームの全スイッチング素子が同時にオンさせられる
。したがって、モータ巻線が下アームのスイッチング素
子のみを通して間欠的に短絡させられる。このモータ巻
線の間欠的瞬間短絡により、モータにブレーキがかかり
強制的な減速がなされる。
この上アームのスイッチング素子は、モータの実際の速
度と速度指令との偏差に基づいてオフ時間がパルス幅変
調制御される。このオフ時間内は、上アームの全スイッ
チング素子が同時にオフする一方、他のアームすなわち
下アームの全スイッチング素子が同時にオンさせられる
。したがって、モータ巻線が下アームのスイッチング素
子のみを通して間欠的に短絡させられる。このモータ巻
線の間欠的瞬間短絡により、モータにブレーキがかかり
強制的な減速がなされる。
［実施例］
第１図及び第２図は、それぞれ本発明の実施例に係る多
相モータの制御回路の回路図と、この制御回路によって
制御されるインバータの回路図である。
相モータの制御回路の回路図と、この制御回路によって
制御されるインバータの回路図である。
第２図中の三相ブラシレスモーフｌＯは前記多相モータ
の一例を示すものであって、本発明の適用範囲がこれに
限られるものではない。この三相ブラシレスモータ１０
は、２極の回転子を有し、この周囲に三相固定子巻線が
１２０度等配されている。更に、例えばホール素子から
なる位置検出器１２が回転子近傍に１２０度等配され、
この検出器が三相ブラシレスモータＩＯの回転速度に対
応する繰返し周期を有する速度信号Ａ。
の一例を示すものであって、本発明の適用範囲がこれに
限られるものではない。この三相ブラシレスモータ１０
は、２極の回転子を有し、この周囲に三相固定子巻線が
１２０度等配されている。更に、例えばホール素子から
なる位置検出器１２が回転子近傍に１２０度等配され、
この検出器が三相ブラシレスモータＩＯの回転速度に対
応する繰返し周期を有する速度信号Ａ。
Ｂ、Ｃを出力する。
第１図に示すように、速度信号Ａ、Ｂ、Ｃは回転ロジッ
ク生成回路１４に入力される。これらの入力信号Ａ、Ｂ
、Ｃは、三相ブラシレスモータ１０を駆動するインバー
タの上アームのためのパルス信号Ｕ、Ｖ、Ｗと、このイ
ンバータの下アームのためのパルス信号ｘ、ｙ、ｚに変
換される。ただし、この回転ロジック生成回路１４の回
路構成は周知であるので、その詳細な説明は省略する。
ク生成回路１４に入力される。これらの入力信号Ａ、Ｂ
、Ｃは、三相ブラシレスモータ１０を駆動するインバー
タの上アームのためのパルス信号Ｕ、Ｖ、Ｗと、このイ
ンバータの下アームのためのパルス信号ｘ、ｙ、ｚに変
換される。ただし、この回転ロジック生成回路１４の回
路構成は周知であるので、その詳細な説明は省略する。
回転ロジック生成回路１４は、速度信号Ａを波形整形し
て得られるパルス信号Ａ′をも出力する。この信号Ａ′
は速度帰還回路２０に入力される。速度帰還回路２０内
において、信号Ａ′はＦ／Ｖ変換器２１で直流電圧に変
換された後、抵抗器２２を通して、差動増幅器として機
能する演算増幅器２３の反転入力端子に入力される。こ
の演算増幅器２３の反転入力端子は、抵抗器２４とコン
デンサ２５との直列回路を通して自身の出力端子に接続
される。また、その非反転入力端子には、直流設定電圧
である速度指令２６が抵抗器２７を介して入力される。
て得られるパルス信号Ａ′をも出力する。この信号Ａ′
は速度帰還回路２０に入力される。速度帰還回路２０内
において、信号Ａ′はＦ／Ｖ変換器２１で直流電圧に変
換された後、抵抗器２２を通して、差動増幅器として機
能する演算増幅器２３の反転入力端子に入力される。こ
の演算増幅器２３の反転入力端子は、抵抗器２４とコン
デンサ２５との直列回路を通して自身の出力端子に接続
される。また、その非反転入力端子には、直流設定電圧
である速度指令２６が抵抗器２７を介して入力される。
ただし、この非反転入力端子は抵抗器２８を介してアー
スされる。
スされる。
演算増幅器２３の出力すなわち速度帰還回路２０の出力
信号は偏差信号Ｒとしてパルス幅変調回路３０に入力さ
れる。パルス幅変調回路３０内において、偏差信号Ｒは
コンパレータ３１の非反転入力端子に入力される。この
コンパレータ３１の非反転入力端子には三角波発振回路
３２の出力Ｓが印加される。コンパレータ３１の出力は
、バッファ３３を介してパルス幅変調信号Ｑとして出力
される。
信号は偏差信号Ｒとしてパルス幅変調回路３０に入力さ
れる。パルス幅変調回路３０内において、偏差信号Ｒは
コンパレータ３１の非反転入力端子に入力される。この
コンパレータ３１の非反転入力端子には三角波発振回路
３２の出力Ｓが印加される。コンパレータ３１の出力は
、バッファ３３を介してパルス幅変調信号Ｑとして出力
される。
パルス幅変調信号Ｑはアーム短絡防止回路４０に入力さ
れる。このアーム短絡防止回路４０内において、パルス
幅変調信号ＱはＮＯＴ回路４１に入力される。このＮＯ
Ｔ回路４１の入力端子は抵抗器４２の一端に接続され、
この抵抗器４２の他端はコンデンサ４３を通してアース
される。抵抗器４２とコンデンサ４３との接続点にはダ
イオード４４のアノード側が接続され、このダイオード
４４のカソード側が抵抗器４５を介してＮＯＴ回路４１
の入力端子に接続されて、ここにコンデンサ４３の放電
回路を形成している。ＮＯＴ回路４１の出力端子は抵抗
器４６の一端に接続され、この抵抗器４６の他端はコン
デンサ４７を通してアースされる。
れる。このアーム短絡防止回路４０内において、パルス
幅変調信号ＱはＮＯＴ回路４１に入力される。このＮＯ
Ｔ回路４１の入力端子は抵抗器４２の一端に接続され、
この抵抗器４２の他端はコンデンサ４３を通してアース
される。抵抗器４２とコンデンサ４３との接続点にはダ
イオード４４のアノード側が接続され、このダイオード
４４のカソード側が抵抗器４５を介してＮＯＴ回路４１
の入力端子に接続されて、ここにコンデンサ４３の放電
回路を形成している。ＮＯＴ回路４１の出力端子は抵抗
器４６の一端に接続され、この抵抗器４６の他端はコン
デンサ４７を通してアースされる。
抵抗器４６とコンデンサ４７との接続点にはダイオード
４８のアノード側が接続され、このダイオド４８のカソ
ード側が抵抗器４９を介してＮＯＴ回路４１の出力端子
に接続されて、ここにコンデンサ４７の放電回路を形成
している。
４８のアノード側が接続され、このダイオド４８のカソ
ード側が抵抗器４９を介してＮＯＴ回路４１の出力端子
に接続されて、ここにコンデンサ４７の放電回路を形成
している。
コンデンサ４３の両端の電圧はＡＮＤ回路５０の第１の
入力端子に印加され、コンデンサ４７の両端の電圧は他
のＡＮＤ回路５２の第１の入力端子に印加される。両Ａ
ＮＤ回路５０．５２の第２の入力端子のそれぞれにはレ
ベル信号である信号Ｋが入力される。一方のＡＮＤ回路
５０の出力信号ＰＷＭは、３つのＡＮＤ回路６１．Ｂ２
．［ｉａの第１の入力端子のそれぞれに人力される。こ
れらのＡＮＤ回路Ｂ１．６２．６３の第２の入力端子に
は回転ロジック生成回路１４の出力信号Ｕ、Ｖ、Ｗがそ
れぞれ入力され、これらのパルス信号Ｕ、Ｖ、Ｗは、信
号ＰＷＭとの間でＡＮＤがとられて、それぞれ信号ＵＢ
、ＶＢ、ＷＢとして出力される。
入力端子に印加され、コンデンサ４７の両端の電圧は他
のＡＮＤ回路５２の第１の入力端子に印加される。両Ａ
ＮＤ回路５０．５２の第２の入力端子のそれぞれにはレ
ベル信号である信号Ｋが入力される。一方のＡＮＤ回路
５０の出力信号ＰＷＭは、３つのＡＮＤ回路６１．Ｂ２
．［ｉａの第１の入力端子のそれぞれに人力される。こ
れらのＡＮＤ回路Ｂ１．６２．６３の第２の入力端子に
は回転ロジック生成回路１４の出力信号Ｕ、Ｖ、Ｗがそ
れぞれ入力され、これらのパルス信号Ｕ、Ｖ、Ｗは、信
号ＰＷＭとの間でＡＮＤがとられて、それぞれ信号ＵＢ
、ＶＢ、ＷＢとして出力される。
他方のＡＮＤ回路５２の出力信号ＢＲは、３つのＯＲ回
路６４．６５．６８の第１の入力端子のそれぞれに入力
される。これらのＯＲ回路ｆｉ４．８５，６１３の第２
の入力端子には回転ロジック生成回路１４の出力信号ｘ
、ｙ、ｚがそれぞれ入力され、これらのパルス信号ｘ、
ｙ、ｚは、前記の信号ＢＲとの間でＯＲがとられて、そ
れぞれ信号ＸＢ、ＹＢ、ＺＢとして出力される。
路６４．６５．６８の第１の入力端子のそれぞれに入力
される。これらのＯＲ回路ｆｉ４．８５，６１３の第２
の入力端子には回転ロジック生成回路１４の出力信号ｘ
、ｙ、ｚがそれぞれ入力され、これらのパルス信号ｘ、
ｙ、ｚは、前記の信号ＢＲとの間でＯＲがとられて、そ
れぞれ信号ＸＢ、ＹＢ、ＺＢとして出力される。
第２図に示すように、三相ブラシレスモータｌＯを駆動
するインバータ７０は、上アーム７１と下アーム７２と
からなる。上アーム７１を構成する３つのＰＮＰ トラ
ンジスタ７１ａ、７１ｂ、７１ｃの各エミッタは、互い
に短絡された後、直流電源の正極に接続される。下アー
ム７２を構成する３つのＮＰＮ）ランジスタフ２ａ、７
２ｂ、７２ｃの各エミッタは、互いに短絡された後、不
図示の過電流保護回路のための電流検出用抵抗器７３を
介して直流電源の負極に接続される。ＰＮＰ トランジ
スタ７１ａ。
するインバータ７０は、上アーム７１と下アーム７２と
からなる。上アーム７１を構成する３つのＰＮＰ トラ
ンジスタ７１ａ、７１ｂ、７１ｃの各エミッタは、互い
に短絡された後、直流電源の正極に接続される。下アー
ム７２を構成する３つのＮＰＮ）ランジスタフ２ａ、７
２ｂ、７２ｃの各エミッタは、互いに短絡された後、不
図示の過電流保護回路のための電流検出用抵抗器７３を
介して直流電源の負極に接続される。ＰＮＰ トランジ
スタ７１ａ。
７１ｂ、７１ｃとＮＰＮ ｌ−ランジスタフ２ａ、 ７
２ｂ、 ７２ｃとの間はコレクタどおしが接続され、こ
れらのコレクタ接続点が三相ブラシレスモーフ１０の各
相の固定子巻線に接続される。更に、ＰＮＰ ）ランジ
スタフ１ａ、７１ｂ、７１ｃの各エミッタ・コレクタ間
及びＮＰＮ トランジスタ７２ａ、 ７２ｂ、 ７２ｃ
の各コレクタと直流電源負極との間には、フライホイー
ルダイオード７４．７５が接続される。
２ｂ、 ７２ｃとの間はコレクタどおしが接続され、こ
れらのコレクタ接続点が三相ブラシレスモーフ１０の各
相の固定子巻線に接続される。更に、ＰＮＰ ）ランジ
スタフ１ａ、７１ｂ、７１ｃの各エミッタ・コレクタ間
及びＮＰＮ トランジスタ７２ａ、 ７２ｂ、 ７２ｃ
の各コレクタと直流電源負極との間には、フライホイー
ルダイオード７４．７５が接続される。
上アーム７１を構成するＰＮＰ ）ランジスタフ１ａ、
７１ｂ、７１ｃの前段にはそれぞれＮＰＮ ）ランジス
タフ６ａ、 ７８ｂ、 ７６ｃがダーリントン接続され
、これらのＮＰＮ ）ランジスタフ（ｉａ、７６ｂ、７
［ｉｃのベスに前記ＡＮＤ回路８１．８２．６３の出力
信号ＵＢ。
７１ｂ、７１ｃの前段にはそれぞれＮＰＮ ）ランジス
タフ６ａ、 ７８ｂ、 ７６ｃがダーリントン接続され
、これらのＮＰＮ ）ランジスタフ（ｉａ、７６ｂ、７
［ｉｃのベスに前記ＡＮＤ回路８１．８２．６３の出力
信号ＵＢ。
ＶＢ、ＷＢがそれぞれ入力される。下アーム７２を構成
するＮＰＮトランジスタ７２ａ、７２ｂ、７２ｃのベー
スには、前記ＯＲ回路６４．６５．６６の出力信号ＸＢ
、ＹＢ、ＺＢがそれぞれ入力される。
するＮＰＮトランジスタ７２ａ、７２ｂ、７２ｃのベー
スには、前記ＯＲ回路６４．６５．６６の出力信号ＸＢ
、ＹＢ、ＺＢがそれぞれ入力される。
第３図は、以上に説明した制御回路の各部の電圧波形図
であり、三相ブラシレスモーター０の回転子の１回転期
間を示す。
であり、三相ブラシレスモーター０の回転子の１回転期
間を示す。
三相ブラシレスモータ１０に制動をかけてこれを減速さ
せる場合には、信号ＫをＨレベルにしてＡＮＤ回路５０
．５２からなる両ゲートを開いた状態で、速度指令２Ｂ
の電圧を下げる。
せる場合には、信号ＫをＨレベルにしてＡＮＤ回路５０
．５２からなる両ゲートを開いた状態で、速度指令２Ｂ
の電圧を下げる。
位置検出器１２は、モータ１０の回転子の位置変化に応
じて第３図に示す速度信号Ａ、Ｂ、Ｃを出力する。これ
らの速度信号Ａ、Ｂ、Ｃは、回転ロジック生成回路１４
によって同図に示すパルス信号Ｕ、Ｖ、Ｗ、Ｘ、Ｙ、Ｚ
に変換される。
じて第３図に示す速度信号Ａ、Ｂ、Ｃを出力する。これ
らの速度信号Ａ、Ｂ、Ｃは、回転ロジック生成回路１４
によって同図に示すパルス信号Ｕ、Ｖ、Ｗ、Ｘ、Ｙ、Ｚ
に変換される。
これらのパルス信号は、インバータ７０の上アームトラ
ンジスタを１つ選択し、同時に下アームトランジスタを
１つ選択するように、Ｈレベルの期間が決定される。す
なわち、三相ブラシレスモータ１０の回転子が６０°回
転するごとにその回転位置に応じて固定子巻線を選択し
て、これに電流を流すことができるようにしている。
ンジスタを１つ選択し、同時に下アームトランジスタを
１つ選択するように、Ｈレベルの期間が決定される。す
なわち、三相ブラシレスモータ１０の回転子が６０°回
転するごとにその回転位置に応じて固定子巻線を選択し
て、これに電流を流すことができるようにしている。
一方、回転ロジック生成回路１４から信号Ａ−の入力を
受ける速度帰還回路２０では、Ｆ／Ｖ変換器２１が信号
Ａ′を直流電圧に変換する。この電圧の大きさはモータ
１０の回転速度に比例する。
受ける速度帰還回路２０では、Ｆ／Ｖ変換器２１が信号
Ａ′を直流電圧に変換する。この電圧の大きさはモータ
１０の回転速度に比例する。
演算増幅器２３は、このモータ１０の速度と速度指令２
６との偏差を演算し、これを同図に示す偏差信号Ｒとし
て出力する。
６との偏差を演算し、これを同図に示す偏差信号Ｒとし
て出力する。
この偏差信号Ｒは、コンパレータ３１で三角波出力Ｓと
大小比較されてパルス幅変調信号Ｑが形成される。この
際、変調信号Ｑは、偏差信号Ｒの方が大きい期間だけＨ
レベルになる。
大小比較されてパルス幅変調信号Ｑが形成される。この
際、変調信号Ｑは、偏差信号Ｒの方が大きい期間だけＨ
レベルになる。
パルス幅変調信号ＱがＨレベルになると、アーム短絡防
止回路４０内において、コンデンサ４３が抵抗器４２を
通して一定の時定数で充電される。
止回路４０内において、コンデンサ４３が抵抗器４２を
通して一定の時定数で充電される。
したがって、ＡＮＤ回路５０の出力ＰＷＭは、変調信号
Ｑの立上がりから若干遅れて立上がる。
Ｑの立上がりから若干遅れて立上がる。
この変調信号ＱがＬレベルになると、コンデンサ４３に
蓄積された電荷がダイオード４４及び抵抗器４５を通し
て急速に放電される。したがって、変調信号Ｑが立下が
るとほぼ同時に信号ＰＷＭが立下がる。他方のコンデン
サ４７は変調信号Ｑの反転信号によって同様に充放電さ
れ、ＡＮＤ回路５２の出力ＢＲは、変調信号Ｑの立上が
りとほぼ同時に立下がった後、変調信号Ｑの立下がりか
ら若干遅れて立上がる。したがって、信号ＰＷＭのＨレ
ベル期間と信号ＢＲのＬレベル期間とが重なることはな
い。
蓄積された電荷がダイオード４４及び抵抗器４５を通し
て急速に放電される。したがって、変調信号Ｑが立下が
るとほぼ同時に信号ＰＷＭが立下がる。他方のコンデン
サ４７は変調信号Ｑの反転信号によって同様に充放電さ
れ、ＡＮＤ回路５２の出力ＢＲは、変調信号Ｑの立上が
りとほぼ同時に立下がった後、変調信号Ｑの立下がりか
ら若干遅れて立上がる。したがって、信号ＰＷＭのＨレ
ベル期間と信号ＢＲのＬレベル期間とが重なることはな
い。
インバータ７０の上アーム７１のためのパルス信号Ｕ、
Ｖ、Ｗは信号ＰＷＭとの間−？”ＡＮＤがとられて信号
ＵＢ、ＶＢ、ＷＢとなるから、同図に示すように、信号
ＵＢ、ＶＢ、ＷＢのＨレベルの期間は間欠的に発生する
信号ＰＷＭのＨレベル期間に制限され、これらの信号Ｕ
Ｂ、ＶＢ。
Ｖ、Ｗは信号ＰＷＭとの間−？”ＡＮＤがとられて信号
ＵＢ、ＶＢ、ＷＢとなるから、同図に示すように、信号
ＵＢ、ＶＢ、ＷＢのＨレベルの期間は間欠的に発生する
信号ＰＷＭのＨレベル期間に制限され、これらの信号Ｕ
Ｂ、ＶＢ。
ＷＢのＨレベル期間及びＬレベル期間が偏差信号Ｒに基
づいてパルス幅変調される。しかも、信号ＢＲがＨレベ
ルである期間Ｔは信号ＵＢ。
づいてパルス幅変調される。しかも、信号ＢＲがＨレベ
ルである期間Ｔは信号ＵＢ。
ＶＢ、ＷＢの全てがＬレベルになる。一方、インバータ
７０の下アーム７２のためのパルス信号Ｘ。
７０の下アーム７２のためのパルス信号Ｘ。
Ｙ、Ｚは信号ＢＲとの間でＯＲがとられて信号ＸＢ、Ｙ
Ｂ、ＺＢとなるから、同図に示すように、信号ＢＲがＨ
レベルである期間Ｔでは信号ＸＢ、ＹＢ、ＺＢの全てが
Ｈレベルになる。
Ｂ、ＺＢとなるから、同図に示すように、信号ＢＲがＨ
レベルである期間Ｔでは信号ＸＢ、ＹＢ、ＺＢの全てが
Ｈレベルになる。
以上に説明したように、期間Ｔでは、信号ＵＢ、ＶＢ、
ＷＢの全てがＬレベルになるとともに、信号ＸＢ、ＹＢ
、ＺＢの全てがＨレベルになる。したがって、インバー
タ７０において期間Ｔでは、上アーム７１のＰＮＰ ）
ランジスタフ１ａ。
ＷＢの全てがＬレベルになるとともに、信号ＸＢ、ＹＢ
、ＺＢの全てがＨレベルになる。したがって、インバー
タ７０において期間Ｔでは、上アーム７１のＰＮＰ ）
ランジスタフ１ａ。
７１ｂ、７１ｃの全ての素子が同時にオフするとともに
、下アーム７２のＮＰＮトランジスタ７２ａ、７２ｂ。
、下アーム７２のＮＰＮトランジスタ７２ａ、７２ｂ。
７２ｃの全てが同時にオンする。下アーム７２の全トラ
ンジスタが同時にオンする間は、三相ブラシレスモーフ
ＩＯの全固定子巻線がこれらのトランジスタを通して短
絡され、モータ１０の強制的減速がなされる。しかも、
この減速が偏差信号Ｒに基づいてパルス幅変調されるの
で、滑かかつ速やかな応答が実現できる。
ンジスタが同時にオンする間は、三相ブラシレスモーフ
ＩＯの全固定子巻線がこれらのトランジスタを通して短
絡され、モータ１０の強制的減速がなされる。しかも、
この減速が偏差信号Ｒに基づいてパルス幅変調されるの
で、滑かかつ速やかな応答が実現できる。
一方、下アーム７２の全トランジスタがオンする期間は
、前記のように上アーム７１の全トランジスタが必ずオ
フしているので、上アーム７１のＰＮＰ ）ランジスタ
フ１ａと下アーム７２のＮＰＮトランジスタ７２ａとが
同時にオンすることはない。上アーム７１の他のトラン
ジスタ７１ｂ、 ７１ｃと下アーム７２の他のトランジ
スタ７２ｂ、７２ｃとの組合せについても同様であり、
アーム短絡が生じてインバータ７０の直流電源が短絡さ
れるおそれは全くない。
、前記のように上アーム７１の全トランジスタが必ずオ
フしているので、上アーム７１のＰＮＰ ）ランジスタ
フ１ａと下アーム７２のＮＰＮトランジスタ７２ａとが
同時にオンすることはない。上アーム７１の他のトラン
ジスタ７１ｂ、 ７１ｃと下アーム７２の他のトランジ
スタ７２ｂ、７２ｃとの組合せについても同様であり、
アーム短絡が生じてインバータ７０の直流電源が短絡さ
れるおそれは全くない。
［発明の効果コ
以上に説明したように、本発明に係る多相モータの制御
回路では、モータを駆動するインバタの一方のアームの
全スイッチング素子を同時にオフさせるとともに他方の
アームの全スイッチング素子を同時にオンさせることに
よってモータを減速させており、この減速時間をモータ
の実際の速度と速度指令との偏差に基づいてパルス幅変
調制御しているので、モータの減速に際し、滑かかつ速
やかな応答が実現できる。
回路では、モータを駆動するインバタの一方のアームの
全スイッチング素子を同時にオフさせるとともに他方の
アームの全スイッチング素子を同時にオンさせることに
よってモータを減速させており、この減速時間をモータ
の実際の速度と速度指令との偏差に基づいてパルス幅変
調制御しているので、モータの減速に際し、滑かかつ速
やかな応答が実現できる。
したがって、本発明によれば、モータ負荷の慣性が大き
い場合であっても滑かな減速が可能であり、緩かに低下
する速度指令に対してもまた急に低下する速度指令に対
しても高精度の追従が可能である多相モータの制御回路
を提供することができる。しかも、上下アームともパル
ス幅変調をかける場合に比較して回路構成が簡単になる
から、回路のコストを低減することができる。
い場合であっても滑かな減速が可能であり、緩かに低下
する速度指令に対してもまた急に低下する速度指令に対
しても高精度の追従が可能である多相モータの制御回路
を提供することができる。しかも、上下アームともパル
ス幅変調をかける場合に比較して回路構成が簡単になる
から、回路のコストを低減することができる。
第１図は本発明の実施例に係る多相モータの制御回路の
回路図、第２図は前回の制御回路によって制御されるイ
ンバータの回路図、第３図は第１図の制御回路の各部の
電圧波形図である。 符号の説明 １０・・・三相ブラシレスモータ、１２・・・位置検出
器、１４・・・回転ロジック生成回路、２０・・・速度
帰還回路、３０・・・パルス幅変調回路、４０・・・ア
ーム短絡防止回路、６１，６２．８３・・・ＡＮＤ回路
、８４，６５．ｆｆ６・・・ＯＲ回路、７０−・・イン
バータ、７１−・・上アーム、７１ａ、７２ｂ。 ７２ｃ・・・上アームのトランジスタ、７２・・・下ア
ーム、７２ａ、７２ｂ、７２ｃ・・・下アームのトラン
ジスタ。 特許出願人 株式会社芝浦製作所
回路図、第２図は前回の制御回路によって制御されるイ
ンバータの回路図、第３図は第１図の制御回路の各部の
電圧波形図である。 符号の説明 １０・・・三相ブラシレスモータ、１２・・・位置検出
器、１４・・・回転ロジック生成回路、２０・・・速度
帰還回路、３０・・・パルス幅変調回路、４０・・・ア
ーム短絡防止回路、６１，６２．８３・・・ＡＮＤ回路
、８４，６５．ｆｆ６・・・ＯＲ回路、７０−・・イン
バータ、７１−・・上アーム、７１ａ、７２ｂ。 ７２ｃ・・・上アームのトランジスタ、７２・・・下ア
ーム、７２ａ、７２ｂ、７２ｃ・・・下アームのトラン
ジスタ。 特許出願人 株式会社芝浦製作所
Claims (1)
- １、多相モータの速度と速度指令との偏差を出力する速
度帰還回路を備え、前記モータを駆動するインバータの
上下アームのうちいずれか一方のアームのスイッチング
素子のオフ時間を前記の偏差に基づいてパルス幅変調し
ながらこのアームの全スイッチング素子を同時にオフさ
せるとともに、前記オフ時間内に他方のアームの全スイ
ッチング素子を同時にオンさせて前記モータの巻線を短
絡させることを特徴とする多相モータの制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1466089A JP2706968B2 (ja) | 1989-01-23 | 1989-01-23 | 多相モータの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1466089A JP2706968B2 (ja) | 1989-01-23 | 1989-01-23 | 多相モータの制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02197277A true JPH02197277A (ja) | 1990-08-03 |
| JP2706968B2 JP2706968B2 (ja) | 1998-01-28 |
Family
ID=11867371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1466089A Expired - Fee Related JP2706968B2 (ja) | 1989-01-23 | 1989-01-23 | 多相モータの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2706968B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007037382A (ja) * | 2005-07-29 | 2007-02-08 | Yaskawa Electric Corp | モータ制御装置およびその制御方法 |
| JP2008271612A (ja) * | 2007-04-16 | 2008-11-06 | Fujitsu Telecom Networks Ltd | モータ制御回路 |
-
1989
- 1989-01-23 JP JP1466089A patent/JP2706968B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007037382A (ja) * | 2005-07-29 | 2007-02-08 | Yaskawa Electric Corp | モータ制御装置およびその制御方法 |
| JP2008271612A (ja) * | 2007-04-16 | 2008-11-06 | Fujitsu Telecom Networks Ltd | モータ制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2706968B2 (ja) | 1998-01-28 |
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Legal Events
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