JPH02198431A - 表示電極基板の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、アクティブマトリクス表示装置に用いられる
表示電極基板の製造方法に関する。

従来の技術 ガラス板などの光透過性絶縁基板上に絵素電極と、この
絵素電極に選択的に駆動信号を供給する薄膜トランジス
タ（Ｔｂｉｎ　Ｆｉｌ＋ｎ　Ｔｒａｎｓｉｓｔｏｒ　；
以下ＴＦＴと略称する）とがマトリクス状に配列される
とともに、信号線、走査線となるパスラインも併せて配
列された表示電極基板（以下、アクティブマトリクス基
板と称する）を用いるアクティブマトリクス駆動方式の
場合、液晶の応答速度が速く、また絶縁基板の面積に制
約がなく反射型、透過型のいずれにも適用できるなどの
利点を持つため、近年盛んに実用に供されている。

ところが、上記アクティブマトリクス基板は製造工程が
複雑で、製造歩留りが低く、したがって製造コストが高
くなるというのが実情である。

そこで、従来より工程の簡略化および製造時に必要なマ
スク枚数の低減化をはかったアクティブマトリクス基板
の製造方法が開発されている。

第７図は、そのような従来の製造方法によって得られる
アクティブマトリクス基板のほぼ１絵素に相当する部分
の概略的な構成を示す平面図である。第７図において、
絶縁基板１上には走査電極となるゲートバスライン２と
信ぢ電極となるソースバスライン３とが互いに直角に立
体交差するように配列されており、これらのゲートバス
ライン２とソースバスライン３とが交差する位置ごとに
絵素電極４とこの絵素電極４に駆動信号を選択的に供給
するためのＴＦＴ５とがマトリクス状に配置されている
。ＴＦＴ５のゲート電極はゲートバスライン２に、ソー
ス電極はソースバスライン３に、ドレイン電極は絵素電
極４にそれぞれ接続されている。

第８図（ａ）〜（ｅ）は、上記アクティブマトリクス基
板の製造工程を第７図の■−■矢視線側から見た断面図
を示し、第９図〜第１１図はそれらの一部工程における
平面図を示す。

第８図（ａ）〜（ｅ）、第９図〜第１１図を参照して、
上記アクティブマトリクス基板の製造方法を以下に説明
する。

まず、透明な絶縁基板１の表面にＴａなどの導電体層が
蒸着などの処理によって全面に形成され、この導電体層
をフォトリソグラフ法を用いてパターン化することによ
って上述したゲートバスライン２とＴＦＴ５のゲート電
極２ａとが形成される（第８図（ａ）、第９図）。

次に、上記ゲートバスライン２およびゲート電極２ａの
形成された絶縁基板ｌの表面全面に、第８図（ｂ）に示
すように、プラズマ・化学気相成長法（以下、Ｐ−ＣＶ
Ｄ法と略称する）によって窒化シリコン膜からなる絶縁
層６、ａ−３ｉ（ｉ）半導体層７およびａ−３ｉ（ｎ”
）半導体層８がこれらの順序に積層して形成され、さら
にその上にスパッタリングまたは蒸着処理によって導電
体層９が形成される。

このように連続成膜して得られた４層６−っは、第１０
図に斜線を施した部分Ｘつまりソースバスライン３およ
びＴ’Ｆ　Ｔ　５の配置領域だけを残して各層が平面的
に見て同一形状となるように、フォトリソグラフ法によ
ってパターン化される。したがって、このときゲートバ
スライン２上では第８図（Ｃ）に示すように上述した４
層の積層膜は除去されている。このパターン化によって
残された導電体層９の一部はソースバスライン３を構成
する。また、このパターン化によって残された絶縁層６
のうち、ゲート電極２ａと交差する部分はゲート絶縁膜
を構成する。

次に、第１０図に示す絶縁基板１の表面全面に一部が絵
素電極４となる透明な導電体層１０がスパッタリングま
たは蒸着処理によって形成される（第８図（ｄ））。

上記導電体層１０はさらに、絵素電極４、ＴＦＴ５のソ
ース電極とドレイン電極およびソースバスライン３の各
配置領域（第１１図に斜線を施した部分）だけが残るよ
うにパターン化され、これによって絵素電極４が形成さ
れる。したがって、このときゲートバスライン２上ては
第８図（ｅ）に示すように上記導電体層１０は除去され
ている。

次に、上述したようにパターン化された導電体層１０を
マスクとして、先に残されていた４層４〜９の積層膜の
導電体層９の一部がフォトリングラフ法によって選択的
に除去され、これによってＴＦＴ５のソース電極および
ドレイン電極が形成される。さらに、同じ導電体層１０
のパターンをマスクとして、４層の積層膜のａ−３ｉ（
ｎ”）半導体層８の一部が同様にして選択的に除去され
、これによってＴＦＴ５のチャネル部が形成される。

この製造方法では、ゲートバスライン２およびＴＦＴ５
のゲート電極２ａをパターン化する場合と、上述した４
層の積層膜をパターン化する場合と、一部が絵素電極４
となる導電体膜１０をパターン化する場合の３種類のマ
スクだけで済ませることができるとともに、フォトリソ
グラフ工程の数も低減されるので、製造工程が簡略化さ
れることになる。

発明が解決しようとする課題 しかしながら、上述した従来の製造方法においては、絵
素電極４となる導電体膜１０がパターン化されたあとの
工程ではゲートバスライン２が露出したままの状態に置
かれるため、上述した４層の積層膜の一部導電体層９を
エツチングしてＴＦＴ４のソース電極およびトレイン電
極を形成する工程や、さらに４層の積層膜の一部ａ　　
Ｓ　１　（ｒ＋＋）半導体層８をエツチングしてＴＦＴ
４のチャネル部を形成する工程で使用されるエッチャン
ト（エツチングを起すガス、溶液など）などによってゲ
ートバスライン２が強度の損傷を受けるという問題があ
った。

また、ＴＦＴ５のゲート電極２ａはゲート絶縁層が被覆
されるが、ゲートバスライン２の渇きは上述したように
途中の工程て絶縁層を除去され露出状態のままで完成す
るので、これを液晶表示装置として組み立てた場合には
、ゲート信号が露出したゲートバスライン２から液晶層
へとリークするおそれが生じるという問題も存する。

そこで、上述した従来の製造方法の問題点を解決するた
めに、以下に挙げるような製造方法も提案されている。

第１２図は、上記提案例の製造方法によって得られるア
クティブマトリクス基板のほぼ１絵素に相当する部分の
概略的な構成を示す平面図である。

このアクティブマトリクス基板の場合にも概略的構成は
先述した従来のアクティブマトリクス基板の場合と同じ
である。すなわち、第１２図において、絶縁基板１１上
には走査電極となるゲートバスライン１２と信号電極と
なるソースバスライン１３とが互いに直角に立体交差す
るように配列され、これらのゲートバスライン１２とソ
ースバスライン１３が交差する位置ごとに、絵素電極１
４およびＴＦＴ１５がマトリクス状に配置され、ＴＦＴ
１５のゲート電極はゲートバスライン１２に、ソース電
極はソースバスライン１３に、ドレイン電極は絵素電極
１４にそれぞれ接続されている。

第１３図（ａ）〜（ｅ）は、上記製造方法における各工
程を第１２図のＸｉ　ＸＩ矢視線側から見た断面図を示
し、第１４図はその一部工程における平面図を示す。

第１３図（ａ）〜（ｅ）、第１４図を参照して、上記提
案例の製造方法を以下に説明する。

絶縁基板１１上にゲートバスライン１２およびＴＦＴ１
５のゲート電極１２ａ（第１３図（ａ）では図示せず）
を形成する工程は上述した従来例（第９図参照）の場合
と同様である（第１３図（ａ））。

次に、上記ゲートバスライン１２およびゲート電極１２
ａの形成された絶縁基板１１の表面全面に、第１３図１
ｂ）に示すように、Ｐ−ＣＶＤ法によって窒化シリコン
膜からなる絶縁層１６、ａＳｔ（ｉ）半導体層１７およ
びａ−３ｉ（ｎ’）半導体層１８がこれらの順序に積層
して形成され、さらにその上にスパッタリングまたは蒸
着処理によって導電体層１９が形成される。

このように連続成膜して得られた４層１６〜１９は、第
１４図に斜線を施した部分Ｙ、つまりゲートバスライン
１２、ソースバスライン１３およびＴＦＴ１５の配置（
このパターン化によって残された絶縁層１６のうちゲー
ト電極１２ａと交差する部分はゲート絶縁膜を構成する
）だけを残して各層が平面的に見て同一形状となるよう
にフォトリソグラフ法によってパターン化される。した
がって、このときゲートバスライン１２上の全域にわた
って、第１３図（Ｃ）および第４図に示すように上述し
た４層の積層膜が残されている。このパターン化によっ
て残された導電体層１９の一部はソースバスライン１３
を構成する。

次に第１４図に示す絶縁基板１１の表面全面に、一部が
絵素電極１４となる透明な導電体層２０がスパッタリン
グまたは蒸着処理によって形成される（第１３図（ｄ）
）。

上記導電体層２０はさらに、絵素電極１４、ＴＦＴ１５
のソース電極とドレイン電極およびソースバスライン１
３の各配置領域だけが残るようにパターン化され、その
一部によって絵素電極１４（第１３図では図示せず）が
形成される。この工程は上述した従来例（第１１図参照
）の場合と同様である。

次に、上述したようにパターン化された導電体層２０を
マスクとして、先に残されていた４層の積層膜の導電体
層１つの一部がフォトリソグラフ法によって選択的に除
去され、これによってＴＦＴ５のソース電極およびトレ
イン電極が形成される。さらに同じ導電体層２０のパタ
ーンをマスクとして、４層の積層膜のａ−３ｉ（ｎ”）
半導体層１８の一部が同様にして選択的に除去され、こ
れによってＴＦＴ１５のチャネル部が形成される。

上記ＴＦＴ５のソース電極、ドレイン電極およびチャネ
ル部の形成に伴って、ゲートバスライン１２上の４層の
積層膜でも導電体層２０およびａＳｉ（ｒｌ”）半導体
層１８が除去され、ゲートバスライン１２上には第１３
図（ｅ）に示すように絶縁層１６とａ−８ｉ（ｉ）半導
体層１７の２層が残される。

この製造方法では、絵素電極１４となる導電体ＷＡ２０
がパターン化されたあとの工程でも、ゲートバスライン
１２は上記絶縁層１６およびａ−３ｉ（ｉ）半導体層１
７の２層によって被覆されているので、上述した４層の
積層膜の一部導電体層１９をエツチングしてＴＦＴ１５
のソース電極およびトレイン電極を形成する工程や、さ
らに４層の積層膜の一部ａ−３ｉ（ｎ”）半導体層１８
をエツチングしてＴＦＴ１５のチャネル部を形成する工
程で使用されるエッチャントなどによってゲートバスラ
イン１２が損傷するのを防止することができる。

しかし、第１３図（ｅ）に示す断面図でも明らかなよう
に、この製造方法においては、ゲートバスライン１２上
のａ−３ｉ（ｉ）半導体層１７がソースバスライン１３
の配置領域にも形成されるため、このａ−３ｉ（ｉ）半
導体層１７を介して隣り合うソースバスライン１’３．
１３間でソース信号（駆動信号）がリークしてしまうと
いう新たな問題が生じることになる。

したがって、本発明の目的は、製造工程の簡略化、使用
マスク枚数の低減、良品歩留まりの向上をはかることが
でき、かつ隣接するソースバスライン相互間で信号リー
クを発生させることのない表示電極基板の製造方法を提
供することである。

課題を解決するための手段 本発明は、絶縁基板上に絵素電極と、この絵素電極に駆
動信号を選択的に供給する薄膜トランジスタとがマトリ
クス状に配列されるとともに、薄膜トランジスタのゲー
ト電極に接続されたゲートバスラインと薄膜トランジス
タのソースバスラインに接続されたソースバスラインと
が互いに立体交差するように前記絶縁基板上に配列され
たアクティブマトリクス表示装置用表示電極基板の製造
方法において、 前記絶縁基板上に前記ゲートバスライ前記薄膜トランジ
スタのゲート電極とを形成する第１工程と、 前記ゲートバスラインおよびゲート電極の形成された絶
縁基板上の全面に、一部が前記ゲート電極を被覆するゲ
ート絶縁膜となる絶縁層と、一部が前記薄膜トランジス
タの半導体下層となる第１半導体層と、一部が前記薄膜
トランジスタの半導体上層となる第２半導体層と、一部
が前記ソースバスラインおよび前記薄膜トランジスタの
ソース電極とドレイン電極となる第１導電体層とを含む
複数層をこれらの順序で積層形成する第２工程と、前記
ソースバスライン、薄膜トランジスタの配置領域と、ゲ
ートバスラインの配置領域のうちその一部領域によって
ソースバスラインの配置領域と分離される残余領域とを
除き、前記多層積層膜を除去してソースバスラインを形
成する第３工程と、 前記第３工程を経た絶縁基板上の全面に、一部が前記絵
素電極となる第２導電体層を積層形成する第４工程と、 前記絵素電極、薄膜トランジスタのソース電極とドレイ
ン電極、ソースバスラインの各配置領域を除き、前記第
２導電体層を除去し絵素電極を形成する第５工程と、 前記第５工程によって形成された第２導電体層のパター
ンをマスクとして前記第１導電体層を選択的に除去し薄
膜トランジスタのソース電極およびドレイン電極を形成
する第６工程と、前記第２導電体層のパターンをマスク
として前記第２半導体層を選択的に除去し薄膜トランジ
スタのチャンネル部を形成する第７の工程とを含むこと
を特徴とする表示電極基板の製造方法である。

作　　用 本発明に従えば、第２工程によって形成される４層積層
膜を選択的に除去してソースバスラインを形成する第３
工程において、ゲートバスラインの配置領域のうちソー
スバスラインの配置領域との交差部に近い一部領域の多
重積層膜は除去され、残余領域には多重積層膜が残され
るので、多重積層膜の第１導電層および第２半導体層を
選択的に除去して薄膜トランジスタのソース電極とドレ
イン電極およびチャネル部を形成する第６および第７の
工程において、上記ゲートバスラインの残余領域は絶縁
層と第１半導体層とを含む複数層で被覆されるのに対し
、ゲートバスラインの一部領域はその複数層によって被
覆されず、エッチャントなどによるゲートバスラインの
損傷が防止されるとともに、第１半導体層を介して隣接
するソースバスライン間で信号リークが発生することも
ない。

実施例 第３図は、本発明の一実施例である表示電極基板の製造
方法によって得られるアクティブマトリクス基板のほぼ
１絵素に相当する部分の概略的な構成を示す平面図であ
る。第３図において、絶縁基板２１上には走査電極とな
るゲートバスライン２２と信号電極となるソースバスラ
イン２３とが互いに直角に立体交差するように配列され
ており、これらのゲートバスライン２２とソースバスラ
イン２３とが交差する位置ごとに、つまりマトリクス状
に絵素電極２４とこの絵素電極２４に駆動信号を選択的
に供給するためのＴＰＴ２５とが配置される。ＴＰＴ２
５のゲート電極はゲートバスライン２２に、ソース電極
はソースバスライン２３に、ドレイン電極は絵素電極２
４にそれぞれ接続されている。

第１図（ａ）〜（ｅ）は、上記アクティブマトリクス基
板の製造工程を第３図のＩ−１矢視線側から見た断面図
を示し、第２図（ａ）〜（ｅ）は同じく上記アクティブ
マトリクス基板の製造工程を第３図の■−■矢視線側か
ら見た断面図を示し、第４図〜第６図はそれらの一部工
程における平面図を示す。

第１図（ａ）〜（ｅ）、第２図（ａ）〜（ｅ）、第４図
〜第６図を参照して、上記アクティブマトリクス基板の
製造方法を以下に説明する。

まず、透明な絶縁基板２１の表面にＴａなどの導電体層
が全面に亘って３０００〜５０００人の厚さに蒸着され
、この導電体層をフォトリソグラフ法を用いパターン化
することによって上述したゲートバスライン２２とＴＰ
Ｔ２５のゲート電極２２ａとが形成される（第１図（ａ
）、第２図（ａ）、第４図）。

次に、上記ゲートバスライン２２およびゲート電［！２
２　ａの形成された絶縁基板２１の表面全面に、Ｐ−Ｃ
ＶＤ法によって窒化シリコン膜からなる厚さ１００〜１
０００人の絶縁層２６、厚さ１００〜１０００人のａ−
３ｉ　（ｉ）半導体層２７および厚さ１００〜１０００
人のａ−３ｉ（ｎ”）半導体層２８がこれらの原字に積
層して形成され、さらにその上にスパッタリングまたは
蒸着処理によってＴｉからなる厚さ２０００〜４０００
人の導電体層２９が形成される（第１図（ｂ）、第２図
（ｂ））。

このように連続成膜して得られた４層１６〜１９の積層
膜は、第５図に斜線を施した部分Ｚｌ。

２２つまりゲートバスライン２２の配置領域の大部分Ｚ
１とソースバスライン２３、ＴＦＴ２５の配置領域Ｚ２
だけを残して各層が平面的に見て同一形状となるように
、フォトリソグラフ法によってパターン化される。この
パターン化によって残された絶縁層２６のうちゲート電
極２２ａと交差する部分はゲート絶縁膜を構成する。ゲ
ートバスライン２２上のソースバスライン２３との交差
部に近い一部領域については上記４層２６〜２９の積層
膜は除去される（第１図（Ｃ）、第２図（Ｃ））。

このパターン化によって残された導電体層２つの一部は
ソースバスライン２３を構成する。

次に、第５図に示す絶縁基板２１の表面全面に、ＩＴＯ
（インジウム錫酸化物）ＦＰＡからなりその一部が絵素
電極２４とされる厚み５００〜３０００人の透明な導電
体層３０がスパッタリングまたは蒸着処理によって形成
される（第１図（ｄ）、第２図（ｄ））。

上記導電体層３０はさらに、第６図に斜線を施して示す
絵素電極２４、ＴＦＴ２５のソース電極およびソースバ
スライン２３の各配置領域だけが残るようにフォトリソ
グラフ法によってパターン化され、その一部によって絵
素電極２４が形成される。

次に、上述したようにパターン化された導電体層３０を
マスクとして、先に残されていた４Ｍ２６〜２９の積層
膜の導電体層２つの一部がフォトリソグラフ法によって
選択的に除去され、残る導電体層２９によってＴＰＴ２
５のソース電極およびドレイン電極が構成される。さら
に同じ導電体層３０のパターンをマスクとして、４層２
６〜２９の積層膜のａ−８Ｌ（ｎ’）半導体層２８の一
部が同様にして選択的に除去され、これによってＴＰＴ
２５のチャネル部が形成される。

また、上記ＴＰＴ２５のソース電極、ドレイン電極およ
びチャネル部の形成に伴って、ゲートバスライン２２上
の大部分の領域を被覆している４層２６〜２つの積層膜
についても導電体層３０およびａ−８ｔ（ｎ”）半導体
層２８が除去され、ゲートバスライン２２上の大部分の
領域には第１図（ｅ）、第２図（ｅ）に示すように絶縁
層２６とａ−Ｓｉ（ｉ）半導体層２７の２層が残される
。

ゲートバスライン２２上のソースバスライン２３との交
差部に隣接した一部では、先述したように４層２６〜２
９の積層膜が除去されているので、この除去部分によっ
てゲートバスライン２２上のａ−３ｉ（ｉ）半導体層２
７とソースバスライン２３におけるａ−Ｓｉ（ｉ）半導
体層２７とは切り離されている。

このように、上記製造方法では、ゲートバスライン２２
上のａ−８ｔ（ｉ）半導体層２７とソースバスライン２
３におけるａ　　５ｉ（ｉ）半導体層２７とが切り離さ
れているため、ａ−３ｉ（ｉ＞半導体層２７を介して隣
接するソースバスライン相互間でソース信号つまり絵素
電極２４を駆動する駆動信号がリークしてしまうことは
ない。また、ゲートバスライン２２上の大部分の領域は
、絶縁層２６およびａ−３ｉ（ｉ）半導体層２７の２層
で被覆されているので、上述した４層２６〜２つの積層
膜の一部導電体層２９をエツチングしてＴＰＴ２５のソ
ース電極およびドレイン電極を形成する工程や、さらに
４層２６〜２９の積層膜の一部ａ−８ｉ（ｎ”）半導体
層２８をエツチングしてＴＰＴ２５のチャネル部を形成
する工程で使用されるエッチャントなどによってゲート
バスライン２２が損傷され難くなる。また、ゲートバス
ライン２２が上述したように被覆されていることから、
このアクティブマトリクス基板を液晶表示装置に組み込
んだ場合に、ゲートバスライン２２から液晶層へゲート
信号がリークするのも防止される。

なお、上記実施例では、ゲートバスライン２２上の絶縁
層２６およびａ−３ｉ（ｉ）半導体層２７の２層をゲー
トバスライン２２と同一形状、つまりゲートバスライン
２２の直上に同一幅で重なるように形成する例について
示したが、必ずしもゲートバスライン２２と同一形成に
形成する必要はなく、ゲートバスライン２２を覆いうる
形状であればよく、例えばゲートバスライン２２よりも
幅広く形成してもよい。

また、上記実施例では、ゲートバスライン２２上のａ−
３ｉ（ｉ）半導体層２７とソースバスライン２３におけ
るａ−３ｉ　（ｉ）半導体層２７とを切り離す部分を、
ゲートバスライン２２とソースバスライン２３との交差
部に隣接した位置に設定しているが、ゲートバスライン
２２上の他の一部を選んでもよく、またその切り離し部
分を複数個所に設定してもよい。

さらに、絶縁層２６上に形成される半導体層については
、上記実施例の場合のように１層の半導体層２７だけの
場合に限らず、２層以上の半導体層が形成されてもよい
。

発明の効果 以上のように、本発明の表示電極基板の製造方法によれ
ば、製造工程の簡略化、使用マスク枚数の低減がはから
れるのでコストを低減できるだけでなく、ゲートバスラ
インが製造工程途中においてエッチャントなどで損傷さ
れたり、ゲートバスラインから信号がリークしたり、隣
接するソースバスライン相互間で駆動信号のが−クした
り、隣接するソースバスライン相互間で駆動信号のリー
クが生じることなく、画像品位の向上をはがることがで
きる。

【図面の簡単な説明】

第１図＜　ａ　＞〜（ｅ）および第２図（ａ）〜（ｅ）
はそれぞれ本発明の一実施例である表示電極基板の製造
方法の製造工程を示す断面図、第３図はその製造方法に
よって得られる表示電極基板１の絵素当りの概略的な構
成を示す平面図、第４図はそのゲートバスライン形成工
程を示す平面図、第５図はその４層積層膜パターン化工
程を示す平面図、第６図はその絵素電極などのパターン
化工程を示す平面図、第７図は従来の製造方法によって
得られる表示電極基板の１絵素当りの概略的な構成を示
す平面図、第８図（ａ）〜（ｅ）はその製造工程を示す
断面図、第９図はそのゲートバスライン形成工程を示す
平面図、第１０図はその４層積層膜パターン化工程を示
す平面図、第１１図はその絵素電極などのパターン化工
程を示す平面図、第１２図は従来の製造方法を改善した
製造方法によって得られる表示電極基板の１絵素当りの
概略的な構成を示す平面図、第１３図（ａ）〜（ｅ）は
その製造工程を示す断面図、第１４図はその４層積層膜
パターン化工程を示す平面図である。 ２１・・・絶縁基板、２２・・・ゲートバスライン、２
２ａ・・・ゲート電極、２３・・・ソースバスライン、
２４・・・絵素電極、２５・・・薄膜トランジスタ、２
６・・・絶縁層、２７・・・ａ−３ｉ　（ｉ）半導体層
、２８・・・Ｓｉ（ｒ＋”″）半導体層、２９．３０−
・・導電体層

Claims (1)

1. 【特許請求の範囲】 絶縁基板上に絵素電極と、この絵素電極に駆動信号を選
   択的に供給する薄膜トランジスタとがマトリクス状に配
   列されるとともに、薄膜トランジスタのゲート電極に接
   続されたゲートバスラインと薄膜トランジスタのソース
   バスラインに接続されたソースバスラインとが互いに立
   体交差するように前記絶縁基板上に配列されたアクティ
   ブマトリクス表示装置用表示電極基板の製造方法におい
   て、 前記絶縁基板上に前記ゲートバスライ前記薄膜トランジ
   スタのゲート電極とを形成する第１工程と、 前記ゲートバスラインおよびゲート電極の形成された絶
   縁基板上の全面に、一部が前記ゲート電極を被覆するゲ
   ート絶縁膜となる絶縁層と、一部が前記薄膜トランジス
   タの半導体下層となる第１半導体層と、一部が前記薄膜
   トランジスタの半導体上層となる第２半導体層と、一部
   が前記ソースバスラインおよび前記薄膜トランジスタの
   ソース電極とドレイン電極となる第１導電体層とを含む
   複数層をこれらの順序で積層形成する第２工程と、前記
   ソースバスライン、薄膜トランジスタの配置領域と、ゲ
   ートバスラインの配置領域のうちその一部領域によって
   ソースバスラインの配置領域と分離される残余領域とを
   除き、前記多層積層膜を除去してソースバスラインを形
   成する第３工程と、 前記第３工程を経た絶縁基板上の全面に、一部が前記絵
   素電極となる第２導電体層を積層形成する第４工程と、 前記絵素電極、薄膜トランジスタのソース電極とドレイ
   ン電極、ソースバスラインの各配置領域を除き、前記第
   ２導電体層を除去し絵素電極を形成する第５工程と、 前記第５工程によって形成された第２導電体層のパター
   ンをマスクとして前記第１導電体層を選択的に除去し薄
   膜トランジスタのソース電極およびドレイン電極を形成
   する第６工程と、 前記第２導電体層のパターンをマスクとして前記第２半
   導体層を選択的に除去し薄膜トランジスタのチャンネル
   部を形成する第７の工程とを含むことを特徴とする表示
   電極基板の製造方法。