JPH0568708B2 - - Google Patents
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- JPH0568708B2 JPH0568708B2 JP59181023A JP18102384A JPH0568708B2 JP H0568708 B2 JPH0568708 B2 JP H0568708B2 JP 59181023 A JP59181023 A JP 59181023A JP 18102384 A JP18102384 A JP 18102384A JP H0568708 B2 JPH0568708 B2 JP H0568708B2
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Landscapes
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、薄膜トランジスタ（TFT）をスイ
ツチ素子として表示電極アレイを構成したアクテ
イブマトリツクス形表示装置用表示電極アレイの
製造方法に関する。
ツチ素子として表示電極アレイを構成したアクテ
イブマトリツクス形表示装置用表示電極アレイの
製造方法に関する。
［発明の技術的背景とその問題点］
最近、液晶やエレクトロルミネセンス（EL）
を用いた表示装置は、テレビ表示やグラフイツク
デイスプレイ等を指向した大容量、高密度のアク
テイブマトリツクス形表示装置の開発、実用化が
盛んである。このような表示装置では、クロスト
ークのない高コントラストの表示が行えるよう
に、各画素の駆動、制御を行う手段として半導体
スイツチが用いられる。その半導体スイツチとし
ては、単結晶Si基板上に形成されたMOSFETや、
最近では、透過型表示が可能であり大面積化も容
易である等の理由から、透明絶縁基板上に形成さ
れたTFTなどが用いられる。
を用いた表示装置は、テレビ表示やグラフイツク
デイスプレイ等を指向した大容量、高密度のアク
テイブマトリツクス形表示装置の開発、実用化が
盛んである。このような表示装置では、クロスト
ークのない高コントラストの表示が行えるよう
に、各画素の駆動、制御を行う手段として半導体
スイツチが用いられる。その半導体スイツチとし
ては、単結晶Si基板上に形成されたMOSFETや、
最近では、透過型表示が可能であり大面積化も容
易である等の理由から、透明絶縁基板上に形成さ
れたTFTなどが用いられる。
第２図はTFTを備えた表示電極アレイを用い
た液晶表示装置の等価回路である。Xi（ｉ＝１、
２、…、ｍ）は通常データ線として用いられる列
選択線、Yj（ｊ＝１、２、…、ｎ）は通常アドレ
ス線として用いられる行選択線であり、これら列
選択線Xiと行選択線Yiの各交点位置にTFT−１
１が設けられている。TFT−１１のドレインは
列毎に列選択線Xiに接続され、ゲートは行毎に
選択線Yjに接続されている。１２は表示画素電
極であつてそれぞれTFT−１１のソースに接続
され、この表示画素電極１２と対向電極１４との
間に液晶１３が挟持される。
た液晶表示装置の等価回路である。Xi（ｉ＝１、
２、…、ｍ）は通常データ線として用いられる列
選択線、Yj（ｊ＝１、２、…、ｎ）は通常アドレ
ス線として用いられる行選択線であり、これら列
選択線Xiと行選択線Yiの各交点位置にTFT−１
１が設けられている。TFT−１１のドレインは
列毎に列選択線Xiに接続され、ゲートは行毎に
選択線Yjに接続されている。１２は表示画素電
極であつてそれぞれTFT−１１のソースに接続
され、この表示画素電極１２と対向電極１４との
間に液晶１３が挟持される。
第３図はこのような液晶表示装置の概略断面構
造を示す図である。透明絶縁基板２１上にTFT
（図では省略した）と透明導電膜からなる表示画
素電極１２を配列形成し、これと、透明導電膜か
らなる対向電極１４を全面に形成した透明絶縁基
板２２との間に液晶１３を挟持する構造となる。
２３はスペーサおよび封着部である。
造を示す図である。透明絶縁基板２１上にTFT
（図では省略した）と透明導電膜からなる表示画
素電極１２を配列形成し、これと、透明導電膜か
らなる対向電極１４を全面に形成した透明絶縁基
板２２との間に液晶１３を挟持する構造となる。
２３はスペーサおよび封着部である。
第３図の表示画素電極１２を配列形成した側の
基板、いわゆる表示電極アレイのより具体的な構
造例を一画素部分について示すと第４図ａ〜ｃの
とおりである。第４図ａは平面図であり、同図
ｂ，ｃはそれぞれ同図ａのＡ−A′、Ｂ−B′断面
である。これを構造工程に従つて説明すると、透
明絶縁基板２１にITO等の透明導電膜を形成し、
これにパターニングして列選択線Xi、これと一
体のドレイン電極３１、表示画素電極１２、およ
びこれと一体のソース電極３２を形成する。次に
ドレイン電極３１およびソース電極３２上にまた
がるようにアモルフアスSi等の半導体薄膜３３を
各画素毎に形成する。そしてゲート絶縁膜として
SiO2膜３４を全面に堆積した後、Al膜等を被着
しパターニングして行選択線Yjおよびこれと一
体のゲート電極３５を形成する。この後、保護膜
としてのSiO2膜３６を全面に堆積し、表示画素
電極１２の表面のSiO2膜３４，３６をエツチン
グして表示電極アレイが完成する。
基板、いわゆる表示電極アレイのより具体的な構
造例を一画素部分について示すと第４図ａ〜ｃの
とおりである。第４図ａは平面図であり、同図
ｂ，ｃはそれぞれ同図ａのＡ−A′、Ｂ−B′断面
である。これを構造工程に従つて説明すると、透
明絶縁基板２１にITO等の透明導電膜を形成し、
これにパターニングして列選択線Xi、これと一
体のドレイン電極３１、表示画素電極１２、およ
びこれと一体のソース電極３２を形成する。次に
ドレイン電極３１およびソース電極３２上にまた
がるようにアモルフアスSi等の半導体薄膜３３を
各画素毎に形成する。そしてゲート絶縁膜として
SiO2膜３４を全面に堆積した後、Al膜等を被着
しパターニングして行選択線Yjおよびこれと一
体のゲート電極３５を形成する。この後、保護膜
としてのSiO2膜３６を全面に堆積し、表示画素
電極１２の表面のSiO2膜３４，３６をエツチン
グして表示電極アレイが完成する。
このようなアクテイブマトリツクス型液晶表示
装置の動作は次のように行われる。行選択線Yj
はアドレス信号により順次走査駆動され、TFT
−１１は行毎にTF／ｎ期間ずつ順次導通状態に
もたらされる。一方この行選択線Yjの走査と同
期して列選択線Xiには例えばｍ並列画像信号電
圧を供給する。これによつて信号電圧は行毎に順
次表示電極１２に導かれ、対向電極１４との間に
挟持された液晶１３が励起されて画像表示がなさ
れる。
装置の動作は次のように行われる。行選択線Yj
はアドレス信号により順次走査駆動され、TFT
−１１は行毎にTF／ｎ期間ずつ順次導通状態に
もたらされる。一方この行選択線Yjの走査と同
期して列選択線Xiには例えばｍ並列画像信号電
圧を供給する。これによつて信号電圧は行毎に順
次表示電極１２に導かれ、対向電極１４との間に
挟持された液晶１３が励起されて画像表示がなさ
れる。
ところで第４図に示した従来の表示電極アレイ
では、その製作に際して導電膜、半導体膜および
絶縁膜をそれぞれ一層又は二層以上形成し、かつ
それぞれを所定形状にパターニングしなければな
らないため、工程が複雑である。また各層のパタ
ーニングに応じてその表面には段差を生じ、電極
配線の段切れ等により信頼性および歩留りが低下
するという問題がある。例えば第４図ｃから明ら
かなように、ゲート電極３５は半導体膜３３の膜
厚担当分の段差がある部分を通つて行選択線Yj
と一体的に連がる。従つてこの段差による断線が
生じると、画素欠陥となる。
では、その製作に際して導電膜、半導体膜および
絶縁膜をそれぞれ一層又は二層以上形成し、かつ
それぞれを所定形状にパターニングしなければな
らないため、工程が複雑である。また各層のパタ
ーニングに応じてその表面には段差を生じ、電極
配線の段切れ等により信頼性および歩留りが低下
するという問題がある。例えば第４図ｃから明ら
かなように、ゲート電極３５は半導体膜３３の膜
厚担当分の段差がある部分を通つて行選択線Yj
と一体的に連がる。従つてこの段差による断線が
生じると、画素欠陥となる。
［発明の目的］
本発明は上記の点に鑑み、TFTを備えた表示
電極アレイの製造工程の簡略化を図ると共に、電
極配線の断切れを防止して信頼性向上および歩留
り向上を図つたアクテイブマトリツクス型表示装
置用表示電極アレイの製造方法を提供することを
目的とする。
電極アレイの製造工程の簡略化を図ると共に、電
極配線の断切れを防止して信頼性向上および歩留
り向上を図つたアクテイブマトリツクス型表示装
置用表示電極アレイの製造方法を提供することを
目的とする。
［発明の概要］
本発明は、複数の薄膜トランジスタにより、選
択駆動される複数の表示画素電極をマトリツクス
状に配列形成したアクテイブマトリツクス型表示
装置用表示電極アレイの製造方法において、基板
上に第１の導電層を被着させ、該第１の導電層に
より、複数本の列選択線、各列選択線と一体のド
レイン電極、各画素位置に配列された表示画素電
極、および、これと一体のソース電極とを形成す
る工程と、半導体薄膜、ゲート絶縁膜、第２の導
電層を連続して上記基板上に被着させる工程と、
該第２の導電層により複数本の行選択線およびこ
れと一体のゲート電極を形成し、連続して該ゲー
ト絶縁膜、該半導体薄膜をエツチングする工程
と、保護膜を上記基板上に被着させ、少なくとも
各列選択線、各行選択線を表示電極アレイ外部へ
電気接続させるための取り出し部領域を含む周辺
領域の上記保護膜を選択的に除去する工程を具備
することを特徴とするアクテイブマトリツクス型
表示装置用表示電極アレイの製造方法である。
択駆動される複数の表示画素電極をマトリツクス
状に配列形成したアクテイブマトリツクス型表示
装置用表示電極アレイの製造方法において、基板
上に第１の導電層を被着させ、該第１の導電層に
より、複数本の列選択線、各列選択線と一体のド
レイン電極、各画素位置に配列された表示画素電
極、および、これと一体のソース電極とを形成す
る工程と、半導体薄膜、ゲート絶縁膜、第２の導
電層を連続して上記基板上に被着させる工程と、
該第２の導電層により複数本の行選択線およびこ
れと一体のゲート電極を形成し、連続して該ゲー
ト絶縁膜、該半導体薄膜をエツチングする工程
と、保護膜を上記基板上に被着させ、少なくとも
各列選択線、各行選択線を表示電極アレイ外部へ
電気接続させるための取り出し部領域を含む周辺
領域の上記保護膜を選択的に除去する工程を具備
することを特徴とするアクテイブマトリツクス型
表示装置用表示電極アレイの製造方法である。
［発明の実施例］
以下、本発明の実施例を説明する。第１図ａ〜
ｆは本発明の一実施例を説明するものである。左
側はTFTアレイ部を、右側は信号線パツド部を
示す。まず、第１図ａに示すように、ガラス基板
４０上にITO４１を1000Åと、リン添加アモルフ
アスシリコン４２を500Å積層する。次に、IC製
造工程で通常用いられるマスクを用いたりリソグ
ラフイ工程で所定のパターンを形成し、ケミカル
ドライエツチングでリン添加アモルフアスシリコ
ン４２をエツチングし、続けて硝酸入り塩酸で
ITO４１をエツチングすることにより、TFTの
ソース・ドレイン部、信号線および画素電極のパ
ターンを得る（第１図ｂ）。次に、イントリンシ
ツクアモルフアスシリコン４３を4000Åと、窒化
シリコン４４を4000Åおよびアルミニウム４５を
連続して被着させる（第１図ｃ）。第２のマスク
を用い、リソグラフイを行ない、所定のパターン
を形成し、アルミエツチング液でアルミニウム４
５をエツチングする。続いてケミカルドライエツ
チングで窒化シリコン膜４４、イントリンシツク
アモルフアスシリコン４３をエツチングしTFT
４６を形成する（第１図ｄ）。この工程で、列選
択線の外部への取出部が表面に表われる（第１図
ｄ右側）。この段階で表示電極アレイは一応完成
しており、２マスクで終了となる。保護膜が必要
な場合には、続いて、窒化シリコン1μｍの保護
膜４７を被着させる（第１図ｅ）。第３のマスク
を用いてリソグラフイを行ない、行、列選択線取
出部４８および画素部４９の保護膜４７を除くパ
ターンを形成し、ケミカルドライエツチングで保
護膜４７をエツチングする。同時に、ITO４１上
の不必要なリン添加アモルフアスシリコン４２も
除去する（第１図ｆ）。以上の工程で、表示電極
アレイは、保護膜を含めて完成する。第１図ｆに
おいて、ガラス基板４０は透明絶縁基板となる。
ITO４１及びリン添加アモルフアスシリコン４２
は第１の導電層となり、ドレイン電極５０、ソー
ス電極５１、画素部（表示画素電極）１２、列選
択取出部（列選択線）４８を形成する。イントリ
ンシツクアモルフアスシリコン４３は半導体薄膜
となり、窒化シリコン４４はゲート絶縁膜とな
り、アルミニウム層４５は第２の導電線となり、
ゲート電極、行選択線取出部（行選択線）を形成
する。
ｆは本発明の一実施例を説明するものである。左
側はTFTアレイ部を、右側は信号線パツド部を
示す。まず、第１図ａに示すように、ガラス基板
４０上にITO４１を1000Åと、リン添加アモルフ
アスシリコン４２を500Å積層する。次に、IC製
造工程で通常用いられるマスクを用いたりリソグ
ラフイ工程で所定のパターンを形成し、ケミカル
ドライエツチングでリン添加アモルフアスシリコ
ン４２をエツチングし、続けて硝酸入り塩酸で
ITO４１をエツチングすることにより、TFTの
ソース・ドレイン部、信号線および画素電極のパ
ターンを得る（第１図ｂ）。次に、イントリンシ
ツクアモルフアスシリコン４３を4000Åと、窒化
シリコン４４を4000Åおよびアルミニウム４５を
連続して被着させる（第１図ｃ）。第２のマスク
を用い、リソグラフイを行ない、所定のパターン
を形成し、アルミエツチング液でアルミニウム４
５をエツチングする。続いてケミカルドライエツ
チングで窒化シリコン膜４４、イントリンシツク
アモルフアスシリコン４３をエツチングしTFT
４６を形成する（第１図ｄ）。この工程で、列選
択線の外部への取出部が表面に表われる（第１図
ｄ右側）。この段階で表示電極アレイは一応完成
しており、２マスクで終了となる。保護膜が必要
な場合には、続いて、窒化シリコン1μｍの保護
膜４７を被着させる（第１図ｅ）。第３のマスク
を用いてリソグラフイを行ない、行、列選択線取
出部４８および画素部４９の保護膜４７を除くパ
ターンを形成し、ケミカルドライエツチングで保
護膜４７をエツチングする。同時に、ITO４１上
の不必要なリン添加アモルフアスシリコン４２も
除去する（第１図ｆ）。以上の工程で、表示電極
アレイは、保護膜を含めて完成する。第１図ｆに
おいて、ガラス基板４０は透明絶縁基板となる。
ITO４１及びリン添加アモルフアスシリコン４２
は第１の導電層となり、ドレイン電極５０、ソー
ス電極５１、画素部（表示画素電極）１２、列選
択取出部（列選択線）４８を形成する。イントリ
ンシツクアモルフアスシリコン４３は半導体薄膜
となり、窒化シリコン４４はゲート絶縁膜とな
り、アルミニウム層４５は第２の導電線となり、
ゲート電極、行選択線取出部（行選択線）を形成
する。
この実施例によれば、TFTアレイは、保護膜
のパターニングを含め、３枚のマスクで済み、従
来のものにくらべ、製造工程が簡単になる。
のパターニングを含め、３枚のマスクで済み、従
来のものにくらべ、製造工程が簡単になる。
本実施例では、レジストを被着させたまま、ア
ルミニウム層４５、窒化シリコン４４、イントリ
ンシツクアモルフアスシリコン４３はエツチング
する場合について述べたが、アルミニウム層４５
のエツチング後、レジストを剥離した後、ケミカ
ルエツチングで、窒化シリコン４４、シントリン
シツクアモルフアスシリンコン４３をエツチング
してもよい。
ルミニウム層４５、窒化シリコン４４、イントリ
ンシツクアモルフアスシリコン４３はエツチング
する場合について述べたが、アルミニウム層４５
のエツチング後、レジストを剥離した後、ケミカ
ルエツチングで、窒化シリコン４４、シントリン
シツクアモルフアスシリンコン４３をエツチング
してもよい。
本実施例では、列選択線の外部への取り出し部
は、ITOで形成されるため、金やアルミニウムの
ワイヤーボンデイングで、外部に接続することは
困難であるが、導電ゴム等の液晶表示素子で通常
使われる接続方法を用いれば、問題なく、外部接
続ができる。
は、ITOで形成されるため、金やアルミニウムの
ワイヤーボンデイングで、外部に接続することは
困難であるが、導電ゴム等の液晶表示素子で通常
使われる接続方法を用いれば、問題なく、外部接
続ができる。
本発明における「取り出し部領域を含む周辺領
域」には、各行選択線、各列選択線の取り出し部
の他、接地線や、他の外部に電気的接続の必要
な、すべての取出し部を含んでもよい。
域」には、各行選択線、各列選択線の取り出し部
の他、接地線や、他の外部に電気的接続の必要
な、すべての取出し部を含んでもよい。
以上アモルフアスSiを用いたTFTを中心に述
べてきたが、半導体層としては、ポリーSiや
CdSe、CdS等の化合物半導体でもよい。また、
ゲート絶縁層として、窒化シリコンを用いた場合
について説明してきたが、酸化シリコン、オキシ
ナイトライドシリコン等の無機絶縁膜や、ポリイ
ミド等の有機絶縁膜でもよいし、多層でもよい。
べてきたが、半導体層としては、ポリーSiや
CdSe、CdS等の化合物半導体でもよい。また、
ゲート絶縁層として、窒化シリコンを用いた場合
について説明してきたが、酸化シリコン、オキシ
ナイトライドシリコン等の無機絶縁膜や、ポリイ
ミド等の有機絶縁膜でもよいし、多層でもよい。
第１の導電層は、ITOと、リン添加アモルフア
スシリコンの積層の場合について説明してきた
が、ITOのみでも良いし、ITO、モリブデン、リ
ン添加アモルフアスシリコンの三層積層等でもよ
い。さらに、透明性が要求されない場合にはAl、
CrやMo等の金属層でもよい。ゲート電極につい
ては、Alの他、ポリシリコン、Cr、Mo、アルミ
シリコン、モリブデンシリサイド等でもよい。上
記各層の製造方法は、プラズマCVD、常圧・減
圧CVD、蒸着法、スパツタ法、モレキユラービ
ーム法、スピンオン法等の種々の方法が可能であ
る。
スシリコンの積層の場合について説明してきた
が、ITOのみでも良いし、ITO、モリブデン、リ
ン添加アモルフアスシリコンの三層積層等でもよ
い。さらに、透明性が要求されない場合にはAl、
CrやMo等の金属層でもよい。ゲート電極につい
ては、Alの他、ポリシリコン、Cr、Mo、アルミ
シリコン、モリブデンシリサイド等でもよい。上
記各層の製造方法は、プラズマCVD、常圧・減
圧CVD、蒸着法、スパツタ法、モレキユラービ
ーム法、スピンオン法等の種々の方法が可能であ
る。
［発明の効果］
本発明によれば、従来のように各層毎にパター
ニングを行う場合に比べて工程の簡略化が図られ
る。具体的には、保護層形成を含めて３マスク
で、TFTアレイを製造することができる。
ニングを行う場合に比べて工程の簡略化が図られ
る。具体的には、保護層形成を含めて３マスク
で、TFTアレイを製造することができる。
また、本発明によれば、第２層導電膜による行
選択線とゲート電極が段差なく形成されるため、
半導体薄膜が比較的厚い場合であつても断切れは
なく、信頼性および歩留りの向上が図られる。更
に、別々の工程が作られる導電層の電気的接続を
とる必要が無く、信頼性および歩留りの向上が図
られる。
選択線とゲート電極が段差なく形成されるため、
半導体薄膜が比較的厚い場合であつても断切れは
なく、信頼性および歩留りの向上が図られる。更
に、別々の工程が作られる導電層の電気的接続を
とる必要が無く、信頼性および歩留りの向上が図
られる。
第１図は本発明の一実施例における表示電極ア
レイの一画素部および列電極取り出し部の製造工
程を説明するための断面図、第２図はアクテイブ
マトリツクス型液晶表示装置の等価回路図、第３
図はその概略断面構造図、第４図ａ−ｃはその表
示電極アレイの一画素部分の構造を示す平面図と
Ａ−A′およびＢ−B′断面図である。 ４０……ガラス基板、４１……ITO、４２……
リン添加アモルフアスシリコン、４３……イント
リンシツクアモルフアスシリコン、４４……窒化
シリコン、４５……アルミニウム層、４７……保
護膜。
レイの一画素部および列電極取り出し部の製造工
程を説明するための断面図、第２図はアクテイブ
マトリツクス型液晶表示装置の等価回路図、第３
図はその概略断面構造図、第４図ａ−ｃはその表
示電極アレイの一画素部分の構造を示す平面図と
Ａ−A′およびＢ−B′断面図である。 ４０……ガラス基板、４１……ITO、４２……
リン添加アモルフアスシリコン、４３……イント
リンシツクアモルフアスシリコン、４４……窒化
シリコン、４５……アルミニウム層、４７……保
護膜。
Claims (1)
- １ 複数の薄膜トランジスタにより、選択駆動さ
れる複数の表示画素電極をマトリツクス状に配列
形成したアクテイブマトリツクス型表示装置用表
示電極アレイの製造方法において、基板上に第１
の導電層を被着させ、該第１の導電層により、複
数本の列選択線、各列選択線と一体のドレイン電
極、各画素位置に配列された表示画素電極、およ
び、これと一体のソース電極とを形成する工程
と、半導体薄膜、ゲート絶縁膜、第２の導電層を
連続して上記基板上に被着させる工程と、該第２
の導電層により複数本の行選択線およびこれと一
体のゲート電極を形成し、連続してゲート絶縁
膜、該半導体薄膜をエツチングする工程と、保護
膜を上記基板上に被着させ、少なくとも各列選択
線、各行選択線を表示電極アレイ外部へ電気接続
させるための取り出し部領域を含む周辺領域の上
記保護膜を選択的に除去する工程を具備すること
を特徴とするアクテイブマトリツクス型表示装置
用表示電極アレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181023A JPS6159389A (ja) | 1984-08-30 | 1984-08-30 | アクテイブマトリツクス型表示装置用表示電極アレイの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181023A JPS6159389A (ja) | 1984-08-30 | 1984-08-30 | アクテイブマトリツクス型表示装置用表示電極アレイの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6159389A JPS6159389A (ja) | 1986-03-26 |
| JPH0568708B2 true JPH0568708B2 (ja) | 1993-09-29 |
Family
ID=16093408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59181023A Granted JPS6159389A (ja) | 1984-08-30 | 1984-08-30 | アクテイブマトリツクス型表示装置用表示電極アレイの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159389A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0830822B2 (ja) * | 1986-05-26 | 1996-03-27 | カシオ計算機株式会社 | アクテイブマトリクス液晶表示装置の製造方法 |
| JPH0535426Y2 (ja) * | 1986-08-08 | 1993-09-08 | ||
| JPS6444419A (en) * | 1987-08-11 | 1989-02-16 | Fujitsu Ltd | Liquid crystal display panel |
| JP2759207B2 (ja) * | 1988-06-16 | 1998-05-28 | カシオ計算機株式会社 | 画素電極と薄膜トランジスタの形成方法 |
| JP4906029B2 (ja) * | 2004-08-20 | 2012-03-28 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
-
1984
- 1984-08-30 JP JP59181023A patent/JPS6159389A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6159389A (ja) | 1986-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |