JPH0219852A - レジスト処理方法 - Google Patents
レジスト処理方法Info
- Publication number
- JPH0219852A JPH0219852A JP63169408A JP16940888A JPH0219852A JP H0219852 A JPH0219852 A JP H0219852A JP 63169408 A JP63169408 A JP 63169408A JP 16940888 A JP16940888 A JP 16940888A JP H0219852 A JPH0219852 A JP H0219852A
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- JP
- Japan
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- resist
- resist pattern
- obtd
- pattern
- particle
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- Pending
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Landscapes
- Drying Of Semiconductors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体製造プロセスの、レジストパターン形
成工程での、レジスト処理方法に関するものである。
成工程での、レジスト処理方法に関するものである。
従来の技術
近年、半導体デバイスは集積化が進み、暗室工程におい
て、より微細なパターン形成が要求されている。以下に
図面を参照しながら、従来のレジストパターン形成方法
の一例について説明する。
て、より微細なパターン形成が要求されている。以下に
図面を参照しながら、従来のレジストパターン形成方法
の一例について説明する。
第２図においてａの１は被エツチング物である。
同図Ｃで所望のマスク３のパターンにレジスト２を露光
、現像する。ここでマスク３のパターン寸法が小さくな
るにしたがい露光での解像度の問題により現像の際、未
現像の部分４が生じる。そこで同図ｄでこの未現像部分
４を一般に使用されているドライエツチング装置で０２
プラズマを用いて異方性エツチングを行って整形除去し
ていた。
、現像する。ここでマスク３のパターン寸法が小さくな
るにしたがい露光での解像度の問題により現像の際、未
現像の部分４が生じる。そこで同図ｄでこの未現像部分
４を一般に使用されているドライエツチング装置で０２
プラズマを用いて異方性エツチングを行って整形除去し
ていた。
このような０２プラズマによる露光現像後のレジストの
エツチング処理を以後デスカム処理と呼ぶ。前記デスカ
ム処理後、ホットプレート、ベーク炉、紫外線照射等の
後処理によるレジストの硬化を行っている。
エツチング処理を以後デスカム処理と呼ぶ。前記デスカ
ム処理後、ホットプレート、ベーク炉、紫外線照射等の
後処理によるレジストの硬化を行っている。
発明が解決しようとする課題
しかしながら上記のような方法では、デスカム処理後数
時間から数日放置すると、熱処理の有無に関係な（第２
図ｆに示すようにレジスト２のぬけた部分の被エツチン
グ物上１に、円盤状の微粒子６（以降バーデイクルと記
す）が発生し時間とともに整地うする問題があった。こ
のパーティクル６はデスカム処理直後は発生せず、時間
が経つとともに草加する傾向をしめす。さらにこのパー
ティクル６は被エツチング物１の加工の際、エツチング
マスクとなってしまいエツチング残りを生じるために問
題となっている。
時間から数日放置すると、熱処理の有無に関係な（第２
図ｆに示すようにレジスト２のぬけた部分の被エツチン
グ物上１に、円盤状の微粒子６（以降バーデイクルと記
す）が発生し時間とともに整地うする問題があった。こ
のパーティクル６はデスカム処理直後は発生せず、時間
が経つとともに草加する傾向をしめす。さらにこのパー
ティクル６は被エツチング物１の加工の際、エツチング
マスクとなってしまいエツチング残りを生じるために問
題となっている。
課題を解決するための手段
上記問題点を解決するために本発明のレジスト処理方法
は、半導体基板表面の被エツチング物上に形成された所
望のレジストパターンを０２ガスプラズマ中で整形エツ
チング後、上記半導体基板表面を活性処理するレジスト
処理方法である。
は、半導体基板表面の被エツチング物上に形成された所
望のレジストパターンを０２ガスプラズマ中で整形エツ
チング後、上記半導体基板表面を活性処理するレジスト
処理方法である。
作 用
本発明は上記した方法を用いることにより、レジストパ
ターンのデスカム処理後の半導体基板表面、特に被エツ
チング物の露出表面をシリコン（Ｓｉ）やフッ素（Ｆ）
の活性な単分子膜で覆うことにより、デスカム後の時間
経過によるパーティクルの発生を完全に抑制するもので
ある。
ターンのデスカム処理後の半導体基板表面、特に被エツ
チング物の露出表面をシリコン（Ｓｉ）やフッ素（Ｆ）
の活性な単分子膜で覆うことにより、デスカム後の時間
経過によるパーティクルの発生を完全に抑制するもので
ある。
実施例
以下本発明の実施例について図面を参照しながら説明す
る。第１図ａにおいてシリコンウェハ１上にレジスト２
を約１．２μｍ（シップレイ社製ＭＰＳ）塗布し、同図
すにおいて、所望のマスクで紫外線をレジスト２の照射
し、現像した。この工程で一部しシストパターンの抜き
部に薄（残ったレジストや、パターンエッチに突起状に
残ったレジストを除去し、レジストパターン２を整形す
る目的で同図Ｃで０２プラズマ５を用いてレジスト膜厚
を約０．１μｍ前面エツチングした。エツチング残件は
０２ガス２３０ｓｃｃｌ、圧力３５０ｍＴｏｒｒ、出力
１００Ｗであった。同図ｄにおいて例えばシリコンウェ
ハ１を真空中に放置して、ヘキサメタルジシラザン（以
下ＨＭＤＳと称す）の蒸気を吸入してシリコンウェハ１
表面に吸着させ活性処理する。又はＨＭＤＳをそのまま
シリコンウェハ上に滴下して高速回転でウェハ表面全体
に塗布し乾燥さす。いずれも数への単分子層の膜７が、
シリコンウェハ１の表面に形成される。続いてレジスト
パターン２をボストベークやＤＵＶ（遠紫外線照射）キ
ュア等の熱処理を施したシリコンウェハ１を４〜５日以
上大気中に放置後、ウェハ表面を光学顕微鏡を用いて調
べたところ、パーティクルの発生は無かった。更にレジ
ストパターン２をマスクに下地シリコン１をドライエツ
チング例えばＳＦ６ガス３０ｓｃｃｓ、圧力ＩＰａ、出
力２００Ｗで約０．５μｍエツチングしても、パーティ
クルによるエツチング残りは見られなかった。
る。第１図ａにおいてシリコンウェハ１上にレジスト２
を約１．２μｍ（シップレイ社製ＭＰＳ）塗布し、同図
すにおいて、所望のマスクで紫外線をレジスト２の照射
し、現像した。この工程で一部しシストパターンの抜き
部に薄（残ったレジストや、パターンエッチに突起状に
残ったレジストを除去し、レジストパターン２を整形す
る目的で同図Ｃで０２プラズマ５を用いてレジスト膜厚
を約０．１μｍ前面エツチングした。エツチング残件は
０２ガス２３０ｓｃｃｌ、圧力３５０ｍＴｏｒｒ、出力
１００Ｗであった。同図ｄにおいて例えばシリコンウェ
ハ１を真空中に放置して、ヘキサメタルジシラザン（以
下ＨＭＤＳと称す）の蒸気を吸入してシリコンウェハ１
表面に吸着させ活性処理する。又はＨＭＤＳをそのまま
シリコンウェハ上に滴下して高速回転でウェハ表面全体
に塗布し乾燥さす。いずれも数への単分子層の膜７が、
シリコンウェハ１の表面に形成される。続いてレジスト
パターン２をボストベークやＤＵＶ（遠紫外線照射）キ
ュア等の熱処理を施したシリコンウェハ１を４〜５日以
上大気中に放置後、ウェハ表面を光学顕微鏡を用いて調
べたところ、パーティクルの発生は無かった。更にレジ
ストパターン２をマスクに下地シリコン１をドライエツ
チング例えばＳＦ６ガス３０ｓｃｃｓ、圧力ＩＰａ、出
力２００Ｗで約０．５μｍエツチングしても、パーティ
クルによるエツチング残りは見られなかった。
以上の実施例ではＨＭＤＳを用いたが、フレオン溶液で
も同等の処理を行なえば、デスカム後のパーティクル発
生は無い。又、ＨＭＤＳの活性処理はデスカム後連続し
てボストベーク処理した場合、ボストベーク後に行なっ
ても同様の結果が得られた。
も同等の処理を行なえば、デスカム後のパーティクル発
生は無い。又、ＨＭＤＳの活性処理はデスカム後連続し
てボストベーク処理した場合、ボストベーク後に行なっ
ても同様の結果が得られた。
発明の効果
以上のように本発明は、デスカム後の経時変化によるパ
ーティクル発生及び成長を抑制することができるため、
次工程のエツチングまでの放置時間を気にすることがな
い為、作業性が容易である。更にレジストマスクによる
下地エツチング時のパーティクルによるエツチング残り
がないため、パターンショート不良が抑制されＬＳＩ製
造歩留りの向上のつながるなど、工業上有益である。
ーティクル発生及び成長を抑制することができるため、
次工程のエツチングまでの放置時間を気にすることがな
い為、作業性が容易である。更にレジストマスクによる
下地エツチング時のパーティクルによるエツチング残り
がないため、パターンショート不良が抑制されＬＳＩ製
造歩留りの向上のつながるなど、工業上有益である。
第１図に本発明のレジスト処理方法の工程断面図、第２
図に従来のレジストパターン形成方法の工程断面図であ
る。 １・・・・・・シリコン基板、２・・・・・・レジスト
及びレジストパターン、５・・・・・・０２プラズマ、
７・・・・・・活性処理による単分子層膜。 代理人の氏名 弁理士 粟野重孝 ほか１名第 図 第 図
図に従来のレジストパターン形成方法の工程断面図であ
る。 １・・・・・・シリコン基板、２・・・・・・レジスト
及びレジストパターン、５・・・・・・０２プラズマ、
７・・・・・・活性処理による単分子層膜。 代理人の氏名 弁理士 粟野重孝 ほか１名第 図 第 図
Claims (2)
- （１）半導体基板表面の被エッチング物上に形成された
所望のレジストパターンを、Ｏ＿２ガスプラス中で整形
エッチング後、表面活性処理することを特徴としするレ
ジスト処理方法。 - （２）表面活性処理として、ヘキサメチルジシラザン（
Ｈｅｘａｍｅｔｈｙｌｄｉｓｉｌａｚａｎｅ）やフレオ
ン溶剤を用いて、蒸気雰囲気中に上記半導体基板を放置
するか、もしくは滴下塗布して上記半導体基板を高速回
転乾燥による表面活性処理しとすることを特徴とする特
許請求の範囲第１項に記載のレジスト処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63169408A JPH0219852A (ja) | 1988-07-07 | 1988-07-07 | レジスト処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63169408A JPH0219852A (ja) | 1988-07-07 | 1988-07-07 | レジスト処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0219852A true JPH0219852A (ja) | 1990-01-23 |
Family
ID=15886045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63169408A Pending JPH0219852A (ja) | 1988-07-07 | 1988-07-07 | レジスト処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0219852A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008538857A (ja) * | 2005-03-08 | 2008-11-06 | ラム リサーチ コーポレーション | エッチングプロセスのための安定化したフォトレジスト構成 |
| JP2008545271A (ja) * | 2005-06-30 | 2008-12-11 | ラム リサーチ コーポレーション | クリティカルディメンション低減およびピッチ低減のためのシステムおよび方法 |
| US8529728B2 (en) | 2005-06-30 | 2013-09-10 | Lam Research Corporation | System and method for critical dimension reduction and pitch reduction |
| JP2019532336A (ja) * | 2016-09-27 | 2019-11-07 | エーエスエムエル ネザーランズ ビー．ブイ． | 基板、基板ホルダ、基板コーティング装置、基板をコーティングするための方法、及びコーティングを除去するための方法 |
-
1988
- 1988-07-07 JP JP63169408A patent/JPH0219852A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008538857A (ja) * | 2005-03-08 | 2008-11-06 | ラム リサーチ コーポレーション | エッチングプロセスのための安定化したフォトレジスト構成 |
| JP2008545271A (ja) * | 2005-06-30 | 2008-12-11 | ラム リサーチ コーポレーション | クリティカルディメンション低減およびピッチ低減のためのシステムおよび方法 |
| US8529728B2 (en) | 2005-06-30 | 2013-09-10 | Lam Research Corporation | System and method for critical dimension reduction and pitch reduction |
| JP2019532336A (ja) * | 2016-09-27 | 2019-11-07 | エーエスエムエル ネザーランズ ビー．ブイ． | 基板、基板ホルダ、基板コーティング装置、基板をコーティングするための方法、及びコーティングを除去するための方法 |
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