JPH021985A - 絶縁ゲート型バイポーラトランジスタの製造方法 - Google Patents
絶縁ゲート型バイポーラトランジスタの製造方法Info
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- JPH021985A JPH021985A JP63144359A JP14435988A JPH021985A JP H021985 A JPH021985 A JP H021985A JP 63144359 A JP63144359 A JP 63144359A JP 14435988 A JP14435988 A JP 14435988A JP H021985 A JPH021985 A JP H021985A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
- H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D18/01—Manufacture or treatment
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
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- Bipolar Transistors (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ｙｒ栗上の利用分野）
この発明は、半導体装置の製造方法に関し、特に絶縁ゲ
ート型バイポーラトランジスタ（ＩＧＢｌ）、ゲート・
クーンＡ−フ・サイリスク（ＧＴＯ）静電誘導Ｊ（！ｊ
す゛イリスク（ＳＩＴ）！：の電力制御用に使用される
さ［′導体装め°の製）：）ｉ方法に関する。
ート型バイポーラトランジスタ（ＩＧＢｌ）、ゲート・
クーンＡ−フ・サイリスク（ＧＴＯ）静電誘導Ｊ（！ｊ
す゛イリスク（ＳＩＴ）！：の電力制御用に使用される
さ［′導体装め°の製）：）ｉ方法に関する。
（従来の技術）
近江、半導体による電力料６＋１はますます広く行われ
るようになってさ°でいる。゛重力制御に使用される′
￥導体装置は、かっては會ナイリスタがそれを代入１Ｊ
るムのであったが、中小容量では現在ではバイポーラ１
ヘランジスクが主流となっている。これ【よ、バイポー
ラ１〜ランジスクが高電圧動作がでさるＪ、うに改良さ
れ、その高速動作と自己消弧１幾能に１９れているとい
った使い勝手が使用要求に適した乙のであるためである
。この様な傾向の・及望は今後すますまず高まり、より
高機能な電力用半；９体装Ｉａが切望されている。
るようになってさ°でいる。゛重力制御に使用される′
￥導体装置は、かっては會ナイリスタがそれを代入１Ｊ
るムのであったが、中小容量では現在ではバイポーラ１
ヘランジスクが主流となっている。これ【よ、バイポー
ラ１〜ランジスクが高電圧動作がでさるＪ、うに改良さ
れ、その高速動作と自己消弧１幾能に１９れているとい
った使い勝手が使用要求に適した乙のであるためである
。この様な傾向の・及望は今後すますまず高まり、より
高機能な電力用半；９体装Ｉａが切望されている。
−・方、新しい電力用￥−導体装置として、高連動Ｐｌ
ど低駆動１６カの利点から、電界効果型トランジスタ（
ＭＯ８ｔ−ランジスタ）がＬ［口を集め、電力用素子ど
じで広く使用されている。しかしながら、ＭＯＳ ｔ−
ランジスタは、使用電圧を高く°するとブップ・リイズ
を大きくしないとバイポーラｉ・ランジスタ並のＯＮ電
圧を１ｑられないためコストが高くなり、使用電圧が５
００Ｖあるいは１０００Ｖ以−［では、高速動作が必要
な場合以外ではバイポーラ１ヘランジスク並の広Ｊ吃へ
使用は行われないと判断される。
ど低駆動１６カの利点から、電界効果型トランジスタ（
ＭＯ８ｔ−ランジスタ）がＬ［口を集め、電力用素子ど
じで広く使用されている。しかしながら、ＭＯＳ ｔ−
ランジスタは、使用電圧を高く°するとブップ・リイズ
を大きくしないとバイポーラｉ・ランジスタ並のＯＮ電
圧を１ｑられないためコストが高くなり、使用電圧が５
００Ｖあるいは１０００Ｖ以−［では、高速動作が必要
な場合以外ではバイポーラ１ヘランジスク並の広Ｊ吃へ
使用は行われないと判断される。
ＭＯＳトランジスタのこの様な欠点を補った半ｊ９ （
Ａ装置として絶縁ゲート形バイポーラトランジスタ（Ｉ
ＧＢＴ）が提唱され、一部で使用され始めている。第６
図は、Ｉ Ｇ ［３Ｔの要部断面図を示した乙のである
。−上部の主面の近傍は、ＭＯＳ ｌ・ランジスタと基
本的に同じ構造をしてＪ５す、イバ濃度ドレイン領域と
なる高抵抗半導体領域１．つ］−ル領領域、ソース領域
３．絶縁膜４．ゲート電極となる制御電極５およびソー
ス電極となる上部主電極６等がある。図には示されてい
ないが、制御電（船５の外部への取り出し端了し上部主
面にある。
Ａ装置として絶縁ゲート形バイポーラトランジスタ（Ｉ
ＧＢＴ）が提唱され、一部で使用され始めている。第６
図は、Ｉ Ｇ ［３Ｔの要部断面図を示した乙のである
。−上部の主面の近傍は、ＭＯＳ ｌ・ランジスタと基
本的に同じ構造をしてＪ５す、イバ濃度ドレイン領域と
なる高抵抗半導体領域１．つ］−ル領領域、ソース領域
３．絶縁膜４．ゲート電極となる制御電極５およびソー
ス電極となる上部主電極６等がある。図には示されてい
ないが、制御電（船５の外部への取り出し端了し上部主
面にある。
下部の↑而の近傍はＭＯＳ ｔ−ランジスタが高濃度の
不純物を右りるドレイン領域であるのに対し、高１１（
机下刃体領域１と責なる導電望の半導体領域８が形成さ
れ、下部−［電（４ｉ９に接続されている。
不純物を右りるドレイン領域であるのに対し、高１１（
机下刃体領域１と責なる導電望の半導体領域８が形成さ
れ、下部−［電（４ｉ９に接続されている。
１１低抗゛にンり体領戚１と半導体領域８の間に設置〕
られ℃いろ領域７は、高抵抗半導体領域１と同じ導電へ
°！で」；り濃度の高い低抵抗半導体領域である。
られ℃いろ領域７は、高抵抗半導体領域１と同じ導電へ
°！で」；り濃度の高い低抵抗半導体領域である。
この低酸ｂ″ｉＹη体領域７はＩＧＢＴの動作自体には
木質的に不可欠＜１ものではないが、電圧が印加される
とソース側から延びる空乏層が、半導体領域８に延びて
パンチ・スルーしにくいように設けられＣいる。ＭＯ８
Ｉ〜ランジスタ（Ｊどでへいにしろｌ Ｇ ｒ３Ｔし、
高雷圧索了ではＯＮ抵抗が子方な間ＷｆＪどｌ、−るの
ぐ、１３賎抗゛ｒ尋休領域１のｊ９みを小さく４ろため
に低抵抗半導体領域７は実際には必要な乙のである。
木質的に不可欠＜１ものではないが、電圧が印加される
とソース側から延びる空乏層が、半導体領域８に延びて
パンチ・スルーしにくいように設けられＣいる。ＭＯ８
Ｉ〜ランジスタ（Ｊどでへいにしろｌ Ｇ ｒ３Ｔし、
高雷圧索了ではＯＮ抵抗が子方な間ＷｆＪどｌ、−るの
ぐ、１３賎抗゛ｒ尋休領域１のｊ９みを小さく４ろため
に低抵抗半導体領域７は実際には必要な乙のである。
第７図は、従来のＩＧＢＴの製造工程の始めの部分を示
している。Ｉ Ｇ ［３’Ｔ“の装造工程は、縦型のＭ
ＯＳ ｔ−ランジスタとほとんど同じで、縦型のＭＯＳ
トランジスタのそれとは、最初に加工を始めるウェハ
の導電性が異なっている点と、高濃度ドレイン領域とな
る低抵抗半導体領域７が設けられる点がソシなっている
。まず、第７図（ａ）に示１ように、Ｉｕ Ｕどなるウ
ェハ（半導体ＩＲ材）８ａを準備する。この半導体母材
８ａは、第６図の半導体領域８にあたるものである。次
に、第７図（ｂ）（Ｃ）に示Ｊように、半導体母材８ａ
の上に低抵抗Ｙ導体領域７と高抵抗半導体領域１を順次
に１ビタ’ｐ９＋・ル成長ざぜて形成する。この後、高
抵抗半導体領域１上につ１ル領域２やソース領域３等を
形成する工程は基本的にＭ ＯＳ ｌ−ランジスタの工
程と同じである。こうして、−上部主面側の加工が終れ
ば、次に第７図（Ｃ）に示づ点線Ａの位置まて′、半導
体母材８ａの下部主面側を削る。このにうに、ラップオ
フ工程が必要となるのは、ＩＧＢＴ′Ｓの半導体装はの
製ｊ市工程では、ウェハ割れに対する防止と特に写真製
版■稈での加工精Ｉｇを維持するためにウェハの厚みが
一定以上必要であるため、半ヌリ体装買として最終的に
適当な厚みよりｂｌ’ンい゛ｌ′導体７Ｎ１月８ａを１
史用しくｈければなら＜’にいため（” ｔＶ＞る１、
この後、ラップＡ）された下部↑面側に下部ニド電極９
が形成される。
している。Ｉ Ｇ ［３’Ｔ“の装造工程は、縦型のＭ
ＯＳ ｔ−ランジスタとほとんど同じで、縦型のＭＯＳ
トランジスタのそれとは、最初に加工を始めるウェハ
の導電性が異なっている点と、高濃度ドレイン領域とな
る低抵抗半導体領域７が設けられる点がソシなっている
。まず、第７図（ａ）に示１ように、Ｉｕ Ｕどなるウ
ェハ（半導体ＩＲ材）８ａを準備する。この半導体母材
８ａは、第６図の半導体領域８にあたるものである。次
に、第７図（ｂ）（Ｃ）に示Ｊように、半導体母材８ａ
の上に低抵抗Ｙ導体領域７と高抵抗半導体領域１を順次
に１ビタ’ｐ９＋・ル成長ざぜて形成する。この後、高
抵抗半導体領域１上につ１ル領域２やソース領域３等を
形成する工程は基本的にＭ ＯＳ ｌ−ランジスタの工
程と同じである。こうして、−上部主面側の加工が終れ
ば、次に第７図（Ｃ）に示づ点線Ａの位置まて′、半導
体母材８ａの下部主面側を削る。このにうに、ラップオ
フ工程が必要となるのは、ＩＧＢＴ′Ｓの半導体装はの
製ｊ市工程では、ウェハ割れに対する防止と特に写真製
版■稈での加工精Ｉｇを維持するためにウェハの厚みが
一定以上必要であるため、半ヌリ体装買として最終的に
適当な厚みよりｂｌ’ンい゛ｌ′導体７Ｎ１月８ａを１
史用しくｈければなら＜’にいため（” ｔＶ＞る１、
この後、ラップＡ）された下部↑面側に下部ニド電極９
が形成される。
ところて・、半導体装置の電子的な機能として、Ｐノみ
が中東な要因どなるのは、？：Ｓ抵抗′￥導体領域１の
み（゛ある。この高抵抗゛４ζ導体領域１のｊりみは、
半４ （Ａ装置に要求される耐圧特性に依存して一定艙
「ス」−）：ｉ必ず必要である。また、厚くなり過ぎる
と良りＴ ＜ＣＯＮ特性を得ることはできない。−・般
的に、電力用二１′ノリ体装置にと−） −’Ｃ、゛心
圧保持部の領域の厚みは、ぞの比抵抗の幀ど共に木質的
な手数性を持つしのである。
が中東な要因どなるのは、？：Ｓ抵抗′￥導体領域１の
み（゛ある。この高抵抗゛４ζ導体領域１のｊりみは、
半４ （Ａ装置に要求される耐圧特性に依存して一定艙
「ス」−）：ｉ必ず必要である。また、厚くなり過ぎる
と良りＴ ＜ＣＯＮ特性を得ることはできない。−・般
的に、電力用二１′ノリ体装置にと−） −’Ｃ、゛心
圧保持部の領域の厚みは、ぞの比抵抗の幀ど共に木質的
な手数性を持つしのである。
なお、低抵抗半導体領域７がなければ、丁ピク１′シ（
ノル成長を使用しないで、バイポーラトランジスタが通
常行っているＪ、うな拡散つ■ハを使用Ｊることができ
る。この場合ｔユ、高抵抗゛ｒ導体ダ１１ｉ、１１をウ
ェハ母材どして、両面より反対４７ｊ：型の’ｔ’ ｉ
９休領ｔ！！！８を不純物拡散ににって作り、不用な土
面側を０１磨すればよい。しかしながら、ＩＧ［３１−
のり？リスク動作を防ぐために必要どなる人ｔ％のライ
フ・タイム・−１ラーは、本来Ｉ Ｇ ＋３ Ｔが１１
つている大電流通電能力を大幅に損うため、それがなり
れば大幅なＯＮ抵抗の増大をｂたらす低抵抗半導体装１
１！！７の存在が不可欠どなって°Ｊ３す、この様な゛
ｒ導体領域８と低抵抗半導体領域７の二層（１４Ｎの作
成が困難な拡散ウェハは、１Ｇ［３Ｔには使用されてい
イ【い。
ノル成長を使用しないで、バイポーラトランジスタが通
常行っているＪ、うな拡散つ■ハを使用Ｊることができ
る。この場合ｔユ、高抵抗゛ｒ導体ダ１１ｉ、１１をウ
ェハ母材どして、両面より反対４７ｊ：型の’ｔ’ ｉ
９休領ｔ！！！８を不純物拡散ににって作り、不用な土
面側を０１磨すればよい。しかしながら、ＩＧ［３１−
のり？リスク動作を防ぐために必要どなる人ｔ％のライ
フ・タイム・−１ラーは、本来Ｉ Ｇ ＋３ Ｔが１１
つている大電流通電能力を大幅に損うため、それがなり
れば大幅なＯＮ抵抗の増大をｂたらす低抵抗半導体装１
１！！７の存在が不可欠どなって°Ｊ３す、この様な゛
ｒ導体領域８と低抵抗半導体領域７の二層（１４Ｎの作
成が困難な拡散ウェハは、１Ｇ［３Ｔには使用されてい
イ【い。
また、先に述べたライフ・タイム・＝Ｖウラ−導入は、
ライフ・タイム・キラー物質の拡散とか、放剣線照用を
行うことにＪ、って行われている１、これは、Ｍ ＯＳ
ｌ−ランジスタでライフ・タイム制御をｈう場合の方
法と変わらない。
ライフ・タイム・キラー物質の拡散とか、放剣線照用を
行うことにＪ、って行われている１、これは、Ｍ ＯＳ
ｌ−ランジスタでライフ・タイム制御をｈう場合の方
法と変わらない。
〔発明が解決しようとりる課題）
ＩＧＢＴは、ｉ０ｉ電圧で６電流通電能力が高く、スイ
ッチング速度ら甲く、駆動電力ら少なくて（Ｊむという
大きな利点を付しているのであるが、バイポーラ１−ラ
ンジスタを凌ぐほどの酋長は現在のところ困難な見込み
である。これは、製造工程に微細加工が要求され、微妙
なライフ・タイム制御と合い重なって歩留が悪いことと
、ウェハにががる材料費が］、ピタキシｔ？ル成長工程
を要することに起因して高いために、ブップのコストが
太刀打らぐさないためひある。製ｊΔ歩ｑ口よ困難であ
るにしろ改良は期待でさるが、つＴハ材料費は、エピラ
ミ−シトル成艮を行う必要のないバイポーラ１−ランジ
スタに対して、Ｉ Ｇ［３Ｔの不利な点は免れない。こ
れを使用電圧が５００Ｖのクラスで比較すれば、バイポ
ーラトランジスタ用として通常使用される拡散つ１ハに
対して、ＩＧＢＴのウェハはほぼ２ ’ｉＦ’＋ ｎ
（ｉｌＩ”Ｃある。さらに１０００ｖクラスになれば、
バイポーラトランジスタ用のつＴハのｆｉｌｌｉ格は【
Ｊど／υど変わらないのに対し、ＩＧ［３Ｔでは、約２
イ８必要と＜２る１ピタ：１シャル成良層の厚みにス・
１応しＣ１２倍近く高価となる。このように、高せ圧素
子とし″（の主要な要素である高低抗半尊体１１１域１
に王ビタキシトル成長層を使用する半導体装１１′ｆｆ
では、ぞの定格電圧が高くなるほど急速に製造コストが
高くなるという問題を有していた。
ッチング速度ら甲く、駆動電力ら少なくて（Ｊむという
大きな利点を付しているのであるが、バイポーラ１−ラ
ンジスタを凌ぐほどの酋長は現在のところ困難な見込み
である。これは、製造工程に微細加工が要求され、微妙
なライフ・タイム制御と合い重なって歩留が悪いことと
、ウェハにががる材料費が］、ピタキシｔ？ル成長工程
を要することに起因して高いために、ブップのコストが
太刀打らぐさないためひある。製ｊΔ歩ｑ口よ困難であ
るにしろ改良は期待でさるが、つＴハ材料費は、エピラ
ミ−シトル成艮を行う必要のないバイポーラ１−ランジ
スタに対して、Ｉ Ｇ［３Ｔの不利な点は免れない。こ
れを使用電圧が５００Ｖのクラスで比較すれば、バイポ
ーラトランジスタ用として通常使用される拡散つ１ハに
対して、ＩＧＢＴのウェハはほぼ２ ’ｉＦ’＋ ｎ
（ｉｌＩ”Ｃある。さらに１０００ｖクラスになれば、
バイポーラトランジスタ用のつＴハのｆｉｌｌｉ格は【
Ｊど／υど変わらないのに対し、ＩＧ［３Ｔでは、約２
イ８必要と＜２る１ピタ：１シャル成良層の厚みにス・
１応しＣ１２倍近く高価となる。このように、高せ圧素
子とし″（の主要な要素である高低抗半尊体１１１域１
に王ビタキシトル成長層を使用する半導体装１１′ｆｆ
では、ぞの定格電圧が高くなるほど急速に製造コストが
高くなるという問題を有していた。
第８図は、現在＋ｔｌｌ究例がｔｔ＋告されているｌ０
ＢＦの伯のｙ Ｂ方法の一例である。この方法では、エ
ピタ１シＶル成艮を使わない。す４ｃわら、第８図（ａ
）に示ず高抵抗半導体領域１をウェハは材として、第８
図（ｂ）、 （ｃ）に示すように下面側に低抵抗半導体
領域７と、高抵抗半導体装ｉ！！１とは異なる導゛心型
の半導体領域８とを別々に拡散して形成している。この
下部主面にＦ面ｆｆｆ１４ｉ９が形成されると、低抵抗
半導体装１ａ７と半導体装ＩＩ！ｔ８とは短絡される形
どなる。この形はゲート・ターンオフ・→ノイリスク（
ＧＴＯ）でアノード短絡としてよく知られている構造で
ある。この形にすれば、軽微なライフ・タイム制御です
まゼたり、ライフ・タイム制御を省略することｂ可能ぐ
あると矛想されている。ライフ・タイム制御を行うど、
ＯＮ抵抗の増大を必ずもたらすので、上記製法は大さい
利点を右している。しかし１．ｉがら、この方法の問題
点は、つ■ハ母材が幼い（現実的な１０００Ｖクラスの
素子で高抵抗半導体領域１の厚みは１０Ｑ ｆｔ ｍ程
度である）ことで、製造工程中でのウェハ割れと、・ウ
ェハの反りのために、人ω牛産はむろんのこと試作する
だけで６大変に困難である。
ＢＦの伯のｙ Ｂ方法の一例である。この方法では、エ
ピタ１シＶル成艮を使わない。す４ｃわら、第８図（ａ
）に示ず高抵抗半導体領域１をウェハは材として、第８
図（ｂ）、 （ｃ）に示すように下面側に低抵抗半導体
領域７と、高抵抗半導体装ｉ！！１とは異なる導゛心型
の半導体領域８とを別々に拡散して形成している。この
下部主面にＦ面ｆｆｆ１４ｉ９が形成されると、低抵抗
半導体装１ａ７と半導体装ＩＩ！ｔ８とは短絡される形
どなる。この形はゲート・ターンオフ・→ノイリスク（
ＧＴＯ）でアノード短絡としてよく知られている構造で
ある。この形にすれば、軽微なライフ・タイム制御です
まゼたり、ライフ・タイム制御を省略することｂ可能ぐ
あると矛想されている。ライフ・タイム制御を行うど、
ＯＮ抵抗の増大を必ずもたらすので、上記製法は大さい
利点を右している。しかし１．ｉがら、この方法の問題
点は、つ■ハ母材が幼い（現実的な１０００Ｖクラスの
素子で高抵抗半導体領域１の厚みは１０Ｑ ｆｔ ｍ程
度である）ことで、製造工程中でのウェハ割れと、・ウ
ェハの反りのために、人ω牛産はむろんのこと試作する
だけで６大変に困難である。
このため、低抵抗？ｒ導体領域７と半導体領域８を形成
した後で、ポリシリコンを５面に堆積させつ土ハ厚みを
大きくして所要の工程を経た後に、ボッシリコンを除去
するといった手段が取られており、製造工程が複雑化す
るという問題を有していた。
した後で、ポリシリコンを５面に堆積させつ土ハ厚みを
大きくして所要の工程を経た後に、ボッシリコンを除去
するといった手段が取られており、製造工程が複雑化す
るという問題を有していた。
この発明は、上記従来の問題を解決するためになされた
ｂのぐ、［ＧＢＴのように、耐圧保持用の１１抵抗半導
体領域の一方側に主電流制御機能をイｉＪる二１′導体
領域が設けられるととｂに、他方側に（ＩＬ低抵抗半導
体領域、上記高抵抗半導体領域とは反対導電型の￥導体
領域とが（れぞれ設置］られる電力用゛ト導体装首を、
安価でかつ容易に！！！！造でさる゛ｌ′導体装置の胃
ｊ′ｕ方法を提供することを目的とり“る。
ｂのぐ、［ＧＢＴのように、耐圧保持用の１１抵抗半導
体領域の一方側に主電流制御機能をイｉＪる二１′導体
領域が設けられるととｂに、他方側に（ＩＬ低抵抗半導
体領域、上記高抵抗半導体領域とは反対導電型の￥導体
領域とが（れぞれ設置］られる電力用゛ト導体装首を、
安価でかつ容易に！！！！造でさる゛ｌ′導体装置の胃
ｊ′ｕ方法を提供することを目的とり“る。
（課題を解決づるための手Ｉ？２）
この発明の半導体装置の製造方法は、上記目的を達成す
るために、第１導電型の高抵抗半導体装Ｈをｉｌｔ備す
る工程と、前記半導体１１材の両生面側の入層部に第１
導電型不純物をそれぞれ拡散して、低抵抗半導体領域を
形成する工程と、前記半導体装Ｈの一方の１面の全部又
は一部に第２導電型の半導体［をエピタキシ１フル成艮
により形成する工程と、前記半導体母材の他方の主面側
・の前記低抵抗半導体領域が除去されるように前記半導
体母材をラップオフする工程と、ラップオフされた前記
半導体母材の他方の主面側に主電流制御機能を右づる半
導体領域と第１主電極および制御電極を形成するととら
に、一方の主面側に第２主電極を形成する工程とを含む
。
るために、第１導電型の高抵抗半導体装Ｈをｉｌｔ備す
る工程と、前記半導体１１材の両生面側の入層部に第１
導電型不純物をそれぞれ拡散して、低抵抗半導体領域を
形成する工程と、前記半導体装Ｈの一方の１面の全部又
は一部に第２導電型の半導体［をエピタキシ１フル成艮
により形成する工程と、前記半導体母材の他方の主面側
・の前記低抵抗半導体領域が除去されるように前記半導
体母材をラップオフする工程と、ラップオフされた前記
半導体母材の他方の主面側に主電流制御機能を右づる半
導体領域と第１主電極および制御電極を形成するととら
に、一方の主面側に第２主電極を形成する工程とを含む
。
この発明の半導体装置の製造方法によれば、耐圧保持用
の高抵抗半導体領域が半導（Ａ母材にＪ、り形成される
とともに、この半導体ｎｌ材ど同一導電型の低抵抗半導
体領域が拡ｒＩｌ処即により形成され、半導体装材と反
対導電型の半導体領域が−１−ピッキシ１／ル成艮によ
り形成されるため、定格電圧が高くなった場合でも半導
体母材の厚みを増すだけでよく、製造コストを低く押え
られる。
の高抵抗半導体領域が半導（Ａ母材にＪ、り形成される
とともに、この半導体ｎｌ材ど同一導電型の低抵抗半導
体領域が拡ｒＩｌ処即により形成され、半導体装材と反
対導電型の半導体領域が−１−ピッキシ１／ル成艮によ
り形成されるため、定格電圧が高くなった場合でも半導
体母材の厚みを増すだけでよく、製造コストを低く押え
られる。
第１図はこの発明の第１の実施例である半導体装置の製
造方法を示し、ここでは高抵抗半導体領域がＮ型である
ＩＧＢＴの場合を例に挙げて説明する。
造方法を示し、ここでは高抵抗半導体領域がＮ型である
ＩＧＢＴの場合を例に挙げて説明する。
まず、第１図（ａ）に示すように、所定の比ＩＩ（抗を
イ」するＮ型の高抵抗半導体母材１０を準備する。
イ」するＮ型の高抵抗半導体母材１０を準備する。
この高戚抗゛１′導体丹材１ａは、第６図の高抵抗半導
体領域１にあたるらのである。次に、第１図（ｂ）に示
・ｊように、高抵抗半導体装材１ａの両生面側の表ｈ′
り部にＮ型の不純物を拡散してそれぞれ低戚抗゛１′ン
Ｉ月本領戚７を形成Ｊる。（の後、゛１′導体１ｚ１材
１ａの下面側を第１図（ｂ）の点線Ｂで示づ位置まｃ
＋ｔｎ磨し、第１１′Ａ（Ｃ）に示すＪ、うにぞの下面
側に−Ｉピタ１シ！！ル成艮を行いＩ）型の半尊体領１
１１！８を形成Ｃｆる。、１ピタ１−シ１ｚル層の厚み
は、次にｊホベるｒＩＩＩ暦の後のつ［ハ厚みがウェハ
割れが問題とならない程瓜（４インチ・つＴハで２００
μｙｎ程度）なるようにしておけばよい。次いで第１図
（Ｃ）に承りように、高抵抗領域１が所定のｎさ゛にな
るように上面を点線Ｃの位置まで研磨する（第１図ｆｄ
）参照〉。その後の工程は、下面の仙財工程がない点の
み従来の製造工程と５１／、なるのみである。
体領域１にあたるらのである。次に、第１図（ｂ）に示
・ｊように、高抵抗半導体装材１ａの両生面側の表ｈ′
り部にＮ型の不純物を拡散してそれぞれ低戚抗゛１′ン
Ｉ月本領戚７を形成Ｊる。（の後、゛１′導体１ｚ１材
１ａの下面側を第１図（ｂ）の点線Ｂで示づ位置まｃ
＋ｔｎ磨し、第１１′Ａ（Ｃ）に示すＪ、うにぞの下面
側に−Ｉピタ１シ！！ル成艮を行いＩ）型の半尊体領１
１１！８を形成Ｃｆる。、１ピタ１−シ１ｚル層の厚み
は、次にｊホベるｒＩＩＩ暦の後のつ［ハ厚みがウェハ
割れが問題とならない程瓜（４インチ・つＴハで２００
μｙｎ程度）なるようにしておけばよい。次いで第１図
（Ｃ）に承りように、高抵抗領域１が所定のｎさ゛にな
るように上面を点線Ｃの位置まで研磨する（第１図ｆｄ
）参照〉。その後の工程は、下面の仙財工程がない点の
み従来の製造工程と５１／、なるのみである。
完成した半導体装置の断面図は、第６図の従来例と同じ
ようなり４造となる。
ようなり４造となる。
このようにして、形成したＰ ｆｆｌのエピタキシ１ル
層は、そのままＰ型半導体領１１！８としＣ使用するこ
とができる。この場合、比較的電圧の低い素子の場合、
高抵抗半導体領域１が薄いのでウェハ割れを考慮すると
数十μｍ以−りの厚みを有する１−ピタキシＩＩル層が
必要となるが、■ビクキシｐル層の比抵抗と厚みの制御
幅は、従来の方法のエビクーＶシ【ｒル成長の場合に比
べて桁はずれに大きく取れ、製造コストは大幅に下がる
。
層は、そのままＰ型半導体領１１！８としＣ使用するこ
とができる。この場合、比較的電圧の低い素子の場合、
高抵抗半導体領域１が薄いのでウェハ割れを考慮すると
数十μｍ以−りの厚みを有する１−ピタキシＩＩル層が
必要となるが、■ビクキシｐル層の比抵抗と厚みの制御
幅は、従来の方法のエビクーＶシ【ｒル成長の場合に比
べて桁はずれに大きく取れ、製造コストは大幅に下がる
。
また、第１図ｆｃ）の下面側のＮ型低１１に抗半１９（
Ａ領域７は、点線Ｂ（第１図（ｂ））でｒｌＩｌ磨され
た俊の不純物濃度が低いので、形成したＰ型のエビタ１
：シャル層を不純物拡散源として熱拡散処理を行い、Ｐ
型半導体領域８を元来Ｎ型であった低抵抗半導体領域７
中にも容易に形成させることができる。
Ａ領域７は、点線Ｂ（第１図（ｂ））でｒｌＩｌ磨され
た俊の不純物濃度が低いので、形成したＰ型のエビタ１
：シャル層を不純物拡散源として熱拡散処理を行い、Ｐ
型半導体領域８を元来Ｎ型であった低抵抗半導体領域７
中にも容易に形成させることができる。
この場合、第１図（ｃ）の低抵抗！￥ ｊ９体領１１！
Ｉ７の厚みをｊＪくしておくことができるので、所定の
ウェハ１１／みにするためのエピタキシ１フル層の厚み
を熱拡ｒＩｌ？：”進む厚みだけ薄くすることができる
。
Ｉ７の厚みをｊＪくしておくことができるので、所定の
ウェハ１１／みにするためのエピタキシ１フル層の厚み
を熱拡ｒＩｌ？：”進む厚みだけ薄くすることができる
。
第２図は、この発明の第２の実施例である半導体装置の
製造７Ｊ法を承引。：Ｌず、第２図（ａｌに承りよ゛う
に、所定の比抵抗を右す′るＮＪｌ１２の１高抵抗半々
体ＲＪ月１ ａを準備し、第２図（ｂ）に示づＪ、うに
どの両１而側の表層部にＮ型の不純物を拡散してそれぞ
れ低抵抗半導体領域７を形成する。その後、丁ス９体ｒ
′Ｎｌ材１ｚ１の下面側を第２図（ｂ）の点線Ｂで示す
（☆置まで研磨する。その後、第２図（ｃｌに丞・ｊＪ
、゛）に、下面側にｌ−ｙ、を体間化物から／、γるマ
スク１０を形成し、−・部に開「１を開けた後、ｌ’）
ＩＪすのＴビグ１シ１１ル層を形成りる。このどさ、
第２図（ｄ）に示号ように、マスク開口部に連なる一Ｌ
ピタキシトル部分はＰ型の単結晶半導体領域８を形成し
、マスク１０上のエピク１−シ１１ル部分は多結晶状態
の゛ｒ導体領（或１１を形成する。この後、多結晶状態
の゛１′１体鎖域１１を除去する。その除去は、エビタ
Ｘ−シｔｌルｈ′１が厚い場合には、多結晶とｊｉ結晶
のエツｆング案の差を（り用して下土面仝面を１ツブン
グすることにＪ：っても可能であるが、■ツブング用の
マスクを′￥導体領！・ｆｆ１８１．：対応する下主面
に形成し、先に形成したエピウ１シｔ／ル・用のマスク
１０をエツチング防止領域としＣ−■−ツブング１」る
方法が望ましい。
製造７Ｊ法を承引。：Ｌず、第２図（ａｌに承りよ゛う
に、所定の比抵抗を右す′るＮＪｌ１２の１高抵抗半々
体ＲＪ月１ ａを準備し、第２図（ｂ）に示づＪ、うに
どの両１而側の表層部にＮ型の不純物を拡散してそれぞ
れ低抵抗半導体領域７を形成する。その後、丁ス９体ｒ
′Ｎｌ材１ｚ１の下面側を第２図（ｂ）の点線Ｂで示す
（☆置まで研磨する。その後、第２図（ｃｌに丞・ｊＪ
、゛）に、下面側にｌ−ｙ、を体間化物から／、γるマ
スク１０を形成し、−・部に開「１を開けた後、ｌ’）
ＩＪすのＴビグ１シ１１ル層を形成りる。このどさ、
第２図（ｄ）に示号ように、マスク開口部に連なる一Ｌ
ピタキシトル部分はＰ型の単結晶半導体領域８を形成し
、マスク１０上のエピク１−シ１１ル部分は多結晶状態
の゛ｒ導体領（或１１を形成する。この後、多結晶状態
の゛１′１体鎖域１１を除去する。その除去は、エビタ
Ｘ−シｔｌルｈ′１が厚い場合には、多結晶とｊｉ結晶
のエツｆング案の差を（り用して下土面仝面を１ツブン
グすることにＪ：っても可能であるが、■ツブング用の
マスクを′￥導体領！・ｆｆ１８１．：対応する下主面
に形成し、先に形成したエピウ１シｔ／ル・用のマスク
１０をエツチング防止領域としＣ−■−ツブング１」る
方法が望ましい。
半導体領域１１を除去した１すはマスク１０を除去し、
第３図に示すようにＩ’ ３’２体領Ｉ！！１Ｂの両側
に絶縁膜１２を形成してから、■・部主面側にＦ部Ｊ。
第３図に示すようにＩ’ ３’２体領Ｉ！！１Ｂの両側
に絶縁膜１２を形成してから、■・部主面側にＦ部Ｊ。
市（引９を形成する。なお、十部主面部の加工についで
は第１図で説明した例と同様の方法が適用できる。第３
図は、このようにして作成したＩ Ｇ ｎｌの新面の一
部を示している。図中の絶縁膜１２は、ＩＱ［３Ｔの動
作１ｈに電流が、半導（Ａ領域８の１１で低抵抗半導体
領Ｖｉ７と下部−Ｌ電極９との玉石の境界部に集中して
流れ、破壊しやすくなることを防止Ｊる６のである。こ
の方ｌムにおいて、多結晶状態の半導体領域１１の除去
を行う時点は、エピ全１シｔ・ル成長の直１νから、下
主面電極を形成する■稈までの適宜な時期が選択しつる
。ウェハｐ：４みがａ９い場合に（ま、この時点を後ろ
にするほどつ１−ハニー１１れに対し−Ｃ右効となる。
は第１図で説明した例と同様の方法が適用できる。第３
図は、このようにして作成したＩ Ｇ ｎｌの新面の一
部を示している。図中の絶縁膜１２は、ＩＱ［３Ｔの動
作１ｈに電流が、半導（Ａ領域８の１１で低抵抗半導体
領Ｖｉ７と下部−Ｌ電極９との玉石の境界部に集中して
流れ、破壊しやすくなることを防止Ｊる６のである。こ
の方ｌムにおいて、多結晶状態の半導体領域１１の除去
を行う時点は、エピ全１シｔ・ル成長の直１νから、下
主面電極を形成する■稈までの適宜な時期が選択しつる
。ウェハｐ：４みがａ９い場合に（ま、この時点を後ろ
にするほどつ１−ハニー１１れに対し−Ｃ右効となる。
第１図は、別の実施例を示したもので、第３図の方法に
、形成したＰ型の１ピタ４．シｔ／ル層８を不純物拡散
源として熱拡散処理を行った処理を加えた場合を示して
いる。この場合は、ウェハの厚みにり＝Ｉ Ｌ ’（第
１図ひ説明したしのと同様の効果がある。また、このｌ
Ｇ１３Ｔには、第４図に示りＪ、）にＮ型の高濃度゛１
′導体領１ａ！１３が設けられている。このＮ型゛１′
導体領域１３は、第２図（ｄ）におい（多結晶状態の半
導体領域１１とマスク１０とを除ｌ、シた後、Ｎ型の不
評物を例えばイオン注入法′９にＪ：り低抵抗半導体領
域７の表層部にどｌ入づることにより形成される。この
Ｎ型γ樽体′ｔ＋域１３ ＬＬ、ＮＪＳ′！低１氏抗半
廊（Ａ領１或７が第２図（ｌ〕）のｊｊ、丸線Ｂ″ｃ研
磨された侵不純物濃度が低下づるので、下部１市（４１
つとの）ａ続けを改；Ａづるために設けられるしのであ
る。もちろ／υ、第３図の場合にｂｌこの４′η体領１
！ｌ！１３を設けることは可能である。
、形成したＰ型の１ピタ４．シｔ／ル層８を不純物拡散
源として熱拡散処理を行った処理を加えた場合を示して
いる。この場合は、ウェハの厚みにり＝Ｉ Ｌ ’（第
１図ひ説明したしのと同様の効果がある。また、このｌ
Ｇ１３Ｔには、第４図に示りＪ、）にＮ型の高濃度゛１
′導体領１ａ！１３が設けられている。このＮ型゛１′
導体領域１３は、第２図（ｄ）におい（多結晶状態の半
導体領域１１とマスク１０とを除ｌ、シた後、Ｎ型の不
評物を例えばイオン注入法′９にＪ：り低抵抗半導体領
域７の表層部にどｌ入づることにより形成される。この
Ｎ型γ樽体′ｔ＋域１３ ＬＬ、ＮＪＳ′！低１氏抗半
廊（Ａ領１或７が第２図（ｌ〕）のｊｊ、丸線Ｂ″ｃ研
磨された侵不純物濃度が低下づるので、下部１市（４１
つとの）ａ続けを改；Ａづるために設けられるしのであ
る。もちろ／υ、第３図の場合にｂｌこの４′η体領１
！ｌ！１３を設けることは可能である。
第５図は、選択的に形成したエピタキシシル層の゛￥導
体領域８をω１磨することを特徴とした実施例を示した
ものである。具体的には、第２図（ｄ）において、多結
晶状態の半導体領域１１とマスク１０どを除去した後、
低抵抗半導体領域７よりも低い電気抵抗のＮ型半導体領
域１３を下部主面の全面に形成し、その後半導体領域８
の一部をＮ￥！Ｉ゛￥導体領域１３の一部ととムにラッ
プオフする。
体領域８をω１磨することを特徴とした実施例を示した
ものである。具体的には、第２図（ｄ）において、多結
晶状態の半導体領域１１とマスク１０どを除去した後、
低抵抗半導体領域７よりも低い電気抵抗のＮ型半導体領
域１３を下部主面の全面に形成し、その後半導体領域８
の一部をＮ￥！Ｉ゛￥導体領域１３の一部ととムにラッ
プオフする。
このｌ１ＩＩ磨によって、下部主電極９の被覆性を良好
にすることができる。また、図中に示ｔ ’ｔｑ ｓ体
領ＩＩ火１３（ユ、り）４図の場合と同じ下部主′、ｆ
１極９との接続性を良１７にする鮎さ・をするものであ
るが、第５図に示１７′Ｊγムによると、選択的に形成
り゛るといった手間をか【プずに、下−Ｌ面仝面にＮ型
不純物を拡散り°ることができる。
にすることができる。また、図中に示ｔ ’ｔｑ ｓ体
領ＩＩ火１３（ユ、り）４図の場合と同じ下部主′、ｆ
１極９との接続性を良１７にする鮎さ・をするものであ
るが、第５図に示１７′Ｊγムによると、選択的に形成
り゛るといった手間をか【プずに、下−Ｌ面仝面にＮ型
不純物を拡散り°ることができる。
なお、上記第１図ないし第５図において、Ｐべ°！とＮ
型の極性を反転してらよいことは唇うまでしない。
型の極性を反転してらよいことは唇うまでしない。
また、上記説明は、もっばら［ＧＢＴについて行ったが
、他のＧＴＯ，Ｓ ＩＴ、サイリスク等、下士面部に責
なる導電性領域を右す−る縦！１′！の丁ンワ１木１↓
置につい’（’ ｂ ｆｉｉｌ ＩＣ＜＝９１宋のある
ことは明らかＣある。
、他のＧＴＯ，Ｓ ＩＴ、サイリスク等、下士面部に責
なる導電性領域を右す−る縦！１′！の丁ンワ１木１↓
置につい’（’ ｂ ｆｉｉｌ ＩＣ＜＝９１宋のある
ことは明らかＣある。
（発明の２！＋ ’Ａ ）
このＩＮ明の十力（Ａ装置の装造Ｉｊ法にＪ：れば、耐
Ｊｌ−，Ｃ＜ Ｉ′Ｊ川（１） ＋Ｃ口代ｂりｉ ’ｌ
′４体ｈｌ １・（／Ｊ”ｔ−尋［４１’Ｊ祠ニヨリ形
成されるととｂに、この丁力【＋母材と同一導電１１°
！の低Ｉｆ（ｌＡ２１′尋休領トｙが拡散娼１す！にＪ
、り形成され、’ｌ’ ７９休ＩＮＪ Ｕと反対府電型
の崖３９休領域がＬピクキシトル成長に、」、り形成さ
れるため、定１８電バーが高くイｉったＪｕ合Ｃ′ム了
４（木１！ｌ ４４の１１］み／ｉ：１曽ｃＪだ（」で
、Ｊ、 ＜ 、エピク１シトル成艮Ｃ１１を増り必要が
ないので製）もコストが１代く抑えられるとどしに、１
シェハ；Ｉ’ｌｌ ｉＬ等を、−おＶして下面にボリシ
リニ１ンのＩｆｔ積Ａゝ）その除去を１１う必要しなく
、装；Δ工程が複ｉ１化することムイｉい。
Ｊｌ−，Ｃ＜ Ｉ′Ｊ川（１） ＋Ｃ口代ｂりｉ ’ｌ
′４体ｈｌ １・（／Ｊ”ｔ−尋［４１’Ｊ祠ニヨリ形
成されるととｂに、この丁力【＋母材と同一導電１１°
！の低Ｉｆ（ｌＡ２１′尋休領トｙが拡散娼１す！にＪ
、り形成され、’ｌ’ ７９休ＩＮＪ Ｕと反対府電型
の崖３９休領域がＬピクキシトル成長に、」、り形成さ
れるため、定１８電バーが高くイｉったＪｕ合Ｃ′ム了
４（木１！ｌ ４４の１１］み／ｉ：１曽ｃＪだ（」で
、Ｊ、 ＜ 、エピク１シトル成艮Ｃ１１を増り必要が
ないので製）もコストが１代く抑えられるとどしに、１
シェハ；Ｉ’ｌｌ ｉＬ等を、−おＶして下面にボリシ
リニ１ンのＩｆｔ積Ａゝ）その除去を１１う必要しなく
、装；Δ工程が複ｉ１化することムイｉい。
第１［スロ、ｌこの発明の第１の実施例である゛ｒ導体
に首の製ｊろ方法の各工程を承り断面図、第２図はこの
発明の第２の実施１１＃１Ｉ−（−ある崖４）休装置の
装造／ｊ法の各Ｔ稈を示Ｊ所面図、第３図は第２図の方
法により作成されたＩＧＢＴの要部断面図、第４図は他
の方法により作成されたＩ Ｇ Ｂ Ｔの要部断面図、
第５図はざらに伯の方法により作成されたＩＧＢＴの要
部断面図、第６図は従来の°ＩＧＢ丁の要部断面図、第
７図はぞの製造工程を示す断面図、第８図は従来のＩＧ
ＢＴの伯の装造■稈を示す断面図である。 図において、１ａは高抵抗半導体母材、５は制御電極、
６は上部主電極、７は低抵抗半導体領域、８は半導体領
域、９は下部主電極である。 なお、各図中同一符号は回−または相当部分をホす。
に首の製ｊろ方法の各工程を承り断面図、第２図はこの
発明の第２の実施１１＃１Ｉ−（−ある崖４）休装置の
装造／ｊ法の各Ｔ稈を示Ｊ所面図、第３図は第２図の方
法により作成されたＩＧＢＴの要部断面図、第４図は他
の方法により作成されたＩ Ｇ Ｂ Ｔの要部断面図、
第５図はざらに伯の方法により作成されたＩＧＢＴの要
部断面図、第６図は従来の°ＩＧＢ丁の要部断面図、第
７図はぞの製造工程を示す断面図、第８図は従来のＩＧ
ＢＴの伯の装造■稈を示す断面図である。 図において、１ａは高抵抗半導体母材、５は制御電極、
６は上部主電極、７は低抵抗半導体領域、８は半導体領
域、９は下部主電極である。 なお、各図中同一符号は回−または相当部分をホす。
Claims (1)
- （１）第１導電型の高抵抗半導体母材を準備する工程と
、 前記半導体母材の両主面側の表層部に第１導電型不純物
をそれぞれ拡散して、低抵抗半導体領域を形成する工程
と、 前記半導体母材の一方の主面の全部又は一部に第２導電
型の半導体領域をエピタキシャル成長により形成する工
程と、 前記半導体母材の他方の主面側の前記低抵抗半導体領域
が除去されるように前記半導体母材をラップオフする工
程と、 ラップオフされた前記半導体母材の他方の主面側に主電
流制御機能を有する半導体領域と第１主電極および制御
電極を形成するとともに、一方の主面側に第２主電極を
形成する工程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63144359A JPH0724312B2 (ja) | 1988-06-10 | 1988-06-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63144359A JPH0724312B2 (ja) | 1988-06-10 | 1988-06-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021985A true JPH021985A (ja) | 1990-01-08 |
| JPH0724312B2 JPH0724312B2 (ja) | 1995-03-15 |
Family
ID=15360270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63144359A Expired - Lifetime JPH0724312B2 (ja) | 1988-06-10 | 1988-06-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0724312B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04286163A (ja) * | 1991-03-14 | 1992-10-12 | Shin Etsu Handotai Co Ltd | 半導体基板の製造方法 |
| EP0702401A3 (en) * | 1994-08-31 | 1996-07-10 | Shinetsu Handotai Kk | Process for producing a semiconductor die suitable for IGBT |
| EP0782199A3 (en) * | 1995-12-27 | 1999-07-28 | Kabushiki Kaisha Toshiba | High voltage semiconductor device and method for manufacturing the same |
| EP0969501A1 (de) * | 1998-07-02 | 2000-01-05 | Semikron Elektronik GmbH | Verfahren zur Herstellung von Leistungshalbleiterbauelementen |
| EP1017093A1 (de) * | 1998-12-29 | 2000-07-05 | ABB Semiconductors AG | Leistungshalbleiterelement und Verfahren zur Herstellung |
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| CN100416858C (zh) * | 2001-02-01 | 2008-09-03 | 三菱电机株式会社 | 半导体器件 |
| JP2011166034A (ja) * | 2010-02-12 | 2011-08-25 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60138968A (ja) * | 1983-12-26 | 1985-07-23 | Meidensha Electric Mfg Co Ltd | 半導体素子の製造方法 |
-
1988
- 1988-06-10 JP JP63144359A patent/JPH0724312B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60138968A (ja) * | 1983-12-26 | 1985-07-23 | Meidensha Electric Mfg Co Ltd | 半導体素子の製造方法 |
Cited By (16)
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| EP0782199A3 (en) * | 1995-12-27 | 1999-07-28 | Kabushiki Kaisha Toshiba | High voltage semiconductor device and method for manufacturing the same |
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| JPWO2002061845A1 (ja) * | 2001-02-01 | 2004-06-03 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| WO2002061845A1 (fr) * | 2001-02-01 | 2002-08-08 | Mitsubishi Denki Kabushiki Kaisha | Dispositif a semi-conducteur et son procede de fabrication |
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| US7250345B2 (en) | 2001-02-01 | 2007-07-31 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate transistor |
| CN100416858C (zh) * | 2001-02-01 | 2008-09-03 | 三菱电机株式会社 | 半导体器件 |
| US7560771B2 (en) | 2001-02-01 | 2009-07-14 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate transistor |
| JP5025071B2 (ja) * | 2001-02-01 | 2012-09-12 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
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| US6949439B2 (en) | 2001-04-07 | 2005-09-27 | Robert Bosch Gmbh | Semiconductor power component and a method of producing same |
| JP2011166034A (ja) * | 2010-02-12 | 2011-08-25 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0724312B2 (ja) | 1995-03-15 |
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