JPH0613556A - 集積構造及びその製造方法 - Google Patents
集積構造及びその製造方法Info
- Publication number
- JPH0613556A JPH0613556A JP3304823A JP30482391A JPH0613556A JP H0613556 A JPH0613556 A JP H0613556A JP 3304823 A JP3304823 A JP 3304823A JP 30482391 A JP30482391 A JP 30482391A JP H0613556 A JPH0613556 A JP H0613556A
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- transistor
- emitter
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/641—Combinations of only vertical BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/641—Combinations of only vertical BJTs
- H10D84/642—Combinations of non-inverted vertical BJTs of the same conductivity type having different characteristics, e.g. Darlington transistors
Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 エミッタスイッチング構成又はセミブリッジ
構成のバイポーラパワートランジスタとバイポーラ低電
圧トランジスタを同一半導体チップ内に集積することに
ある。 【構成】 非分離重畳形ではバイポーラパワートランジ
スタを第１エピタキシャル層内に、バイポーラ低電圧ト
ランジスタを第２エピタキシャル層内に設け、後者のト
ランジスタのコレクタ領域を前者のトランジスタのエミ
ッタ領域上に位置させ、前者のトランジスタが完全に埋
込まれた構造にする。非重畳分離形では、エピタキシャ
ル層内に２個の P+ 領域を設け、第１P + 領域はパワー
トランジスタのベースを構成すると共にこのトランジス
タの N+ エミッタ領域を取り囲み、第２ P+ 領域は低電
圧トランジスタのコレクタ、エミッタ及びベースを構成
する領域を取り囲み、チップ前面で低電圧トランジスタ
のコレクタ接点とパワートランジスタのエミッタ接点と
の間を接続した構造にする。
構成のバイポーラパワートランジスタとバイポーラ低電
圧トランジスタを同一半導体チップ内に集積することに
ある。 【構成】 非分離重畳形ではバイポーラパワートランジ
スタを第１エピタキシャル層内に、バイポーラ低電圧ト
ランジスタを第２エピタキシャル層内に設け、後者のト
ランジスタのコレクタ領域を前者のトランジスタのエミ
ッタ領域上に位置させ、前者のトランジスタが完全に埋
込まれた構造にする。非重畳分離形では、エピタキシャ
ル層内に２個の P+ 領域を設け、第１P + 領域はパワー
トランジスタのベースを構成すると共にこのトランジス
タの N+ エミッタ領域を取り囲み、第２ P+ 領域は低電
圧トランジスタのコレクタ、エミッタ及びベースを構成
する領域を取り囲み、チップ前面で低電圧トランジスタ
のコレクタ接点とパワートランジスタのエミッタ接点と
の間を接続した構造にする。
Description
【０００１】
【産業上の利用分野】本発明はエミッタスイッチング回
路構成又はセミブリッジ回路構成のバイポーラパワート
ランジスタ及び低電圧トランジスタの集積構造及びその
製造方法に関するものである。
路構成又はセミブリッジ回路構成のバイポーラパワート
ランジスタ及び低電圧トランジスタの集積構造及びその
製造方法に関するものである。
【０００２】
【従来の技術】エミッタスイッチング回路構成はＭＯＳ
型又はバイポーラ型の低電圧トランジスタにより高電圧
パワートランジスタ、代表的にはバイポーラトランジス
タのエミッタ電流を遮断する回路構成である。
型又はバイポーラ型の低電圧トランジスタにより高電圧
パワートランジスタ、代表的にはバイポーラトランジス
タのエミッタ電流を遮断する回路構成である。
【０００３】これまでこの回路構成は、ＭＯＳ型の低電
圧トランジスタを用いる場合には、半導体材料の同一チ
ップ内に集積した素子により構成されているが、バイポ
ーラ型の低電圧トランジスタを用いる場合には個別素子
を用いて構成されていた。ＭＯＳ型の低電圧トランジス
タを用いたエミッタスイッチング回路構成の集積構造の
一例が欧州特許出願第0,322,041 号に開示されている。
圧トランジスタを用いる場合には、半導体材料の同一チ
ップ内に集積した素子により構成されているが、バイポ
ーラ型の低電圧トランジスタを用いる場合には個別素子
を用いて構成されていた。ＭＯＳ型の低電圧トランジス
タを用いたエミッタスイッチング回路構成の集積構造の
一例が欧州特許出願第0,322,041 号に開示されている。
【０００４】個別素子から成るアナログ回路に対する集
積回路の一般的な利点に加えて、集積形態のエミッタス
イッチング回路構成は ・逆二次降服現像（E S ／B)の発生確率に対するバイポ
ーラパワートランジスタの強度を高めること、・低電圧
トランジスタの速度性能と被動トランジスタの電圧及び
電流処理能力とを組み合わせること、・リニア論理回路
により低電圧トランジスタのベースで回路構成を直接駆
動することができる。
積回路の一般的な利点に加えて、集積形態のエミッタス
イッチング回路構成は ・逆二次降服現像（E S ／B)の発生確率に対するバイポ
ーラパワートランジスタの強度を高めること、・低電圧
トランジスタの速度性能と被動トランジスタの電圧及び
電流処理能力とを組み合わせること、・リニア論理回路
により低電圧トランジスタのベースで回路構成を直接駆
動することができる。
【０００５】
【発明が解決しようとする課題】本発明の目的は上述し
た利点を有するエミッタスイッチング回路構成又はセミ
ブリッジ回路構成のバイポーラパワートランジスタ及び
低電圧バイポーラトランジスタの集積構造を提供するこ
とにある。本発明は上述した欧州特許出願に開示された
ＭＯＳ型の低電圧トランジスタを用いる集積構造と比較
してもっと簡単且つ経済的な製造方法で製造し得る上述
の集積構造を提供するものである。
た利点を有するエミッタスイッチング回路構成又はセミ
ブリッジ回路構成のバイポーラパワートランジスタ及び
低電圧バイポーラトランジスタの集積構造を提供するこ
とにある。本発明は上述した欧州特許出願に開示された
ＭＯＳ型の低電圧トランジスタを用いる集積構造と比較
してもっと簡単且つ経済的な製造方法で製造し得る上述
の集積構造を提供するものである。
【０００６】
【課題を解決するための手段】本発明の第１の特徴は、
エミッタスイッチング回路構成又はセミブリッジ回路構
成のバイポーラパワートランジスタ(TP ) と低電圧バイ
ポーラトランジスタ(TS ) を半導体材料の同一チップ内
に集積して成る集積構造において、パワートランジスタ
(TP ) のコレクタを構成する第１導電型の半導体基板
(1,2)と、この基板(1, 2)内に設けられた、パワートラ
ンジスタ(TP ) のベースを構成する第２導電型（第１導
電型と反対導電型）の第１領域(3) と、この第１領域
(3) 内に設けられた、パワートランジスタ(TP ) のエミ
ッタを構成すると同時に低電圧トランジスタ(TS ) のコ
レクタを構成する第1 導電型の埋込領域(4) と、チップ
の全表面上に成長した第１導電型のエピタキシャル層
(5) と、このエピタキシャル層(5) 内を前記領域(3) に
接触するまで延在して低電圧トランジスタ(TS ) のコレ
クタ領域(5) を取り囲むように形成された第２導電型の
領域(8) と、コレクタ領域(5) の一部分内に設けられ
た、低電圧トランジスタ(TS ) のベース領域を構成する
第２導電型の領域(6) と、この領域(6) 内に設けられ
た、低電圧トランジスタ(TS ) のエミッタ領域を構成す
る第１導電型の領域(7) と、チップの前面上に設けられ
た、低電圧トランジスタ(TS ) のエミッタ電極(E)、そ
のベース電極(B´) 及びパワートランジスタ(TP ) のベ
ース電極(B) を構成する金属化層と、チップの全背面上
に設けられた、パワートランジスタ(TP ) のコレクタ電
極(C) を構成する金属化層と、を具えることを特徴とす
る（図８）。
エミッタスイッチング回路構成又はセミブリッジ回路構
成のバイポーラパワートランジスタ(TP ) と低電圧バイ
ポーラトランジスタ(TS ) を半導体材料の同一チップ内
に集積して成る集積構造において、パワートランジスタ
(TP ) のコレクタを構成する第１導電型の半導体基板
(1,2)と、この基板(1, 2)内に設けられた、パワートラ
ンジスタ(TP ) のベースを構成する第２導電型（第１導
電型と反対導電型）の第１領域(3) と、この第１領域
(3) 内に設けられた、パワートランジスタ(TP ) のエミ
ッタを構成すると同時に低電圧トランジスタ(TS ) のコ
レクタを構成する第1 導電型の埋込領域(4) と、チップ
の全表面上に成長した第１導電型のエピタキシャル層
(5) と、このエピタキシャル層(5) 内を前記領域(3) に
接触するまで延在して低電圧トランジスタ(TS ) のコレ
クタ領域(5) を取り囲むように形成された第２導電型の
領域(8) と、コレクタ領域(5) の一部分内に設けられ
た、低電圧トランジスタ(TS ) のベース領域を構成する
第２導電型の領域(6) と、この領域(6) 内に設けられ
た、低電圧トランジスタ(TS ) のエミッタ領域を構成す
る第１導電型の領域(7) と、チップの前面上に設けられ
た、低電圧トランジスタ(TS ) のエミッタ電極(E)、そ
のベース電極(B´) 及びパワートランジスタ(TP ) のベ
ース電極(B) を構成する金属化層と、チップの全背面上
に設けられた、パワートランジスタ(TP ) のコレクタ電
極(C) を構成する金属化層と、を具えることを特徴とす
る（図８）。
【０００７】本発明の第２の特徴は、エミッタスイッチ
ング回路構成又はセミブリッジ回路構成のバイポーラパ
ワートランジスタ(TP ) とバイポーラ低電圧トランジス
タ(TS ) を半導体材料の単一チップ内に集積して成る集
積構造において、パワートランジスタ(TP ) のコレクタ
を構成する第１導電型の半導体基板(21,22)と、この基
板(21, 22)内に設けられた、パワートランジスタ(TP )
のベースを構成する第２導電型（第１導電型と反対導電
型）の第１領域(23)と、前記基板(21, 22)内に設けられ
た、低電圧トランジスタ(TS ) の分離領域を構成する第
２導電型の第２領域(24)と、前記第１領域(23)内に設け
られた、パワートランジスタ(TP ) のエミッタを構成す
る第１導電型の領域(25)と、前記第２領域(24)内に設け
られた、低電圧トランジスタ(TS ) のコレクタを構成す
る第１導電型の埋込領域(26)と、チップの全表面上に成
長した第１導電型のエピタキシャル層(27)と、このエピ
タキシャル層(27)内をチップ表面から前記第２領域(24)
とその周縁に沿って接触するまで延在する第２導電型の
領域(28)と、この領域(28)により取り囲まれたエピタキ
シャル層(27)の部分内に設けられ、低電圧トランジスタ
(TS ) のベースを構成する第２導電型の領域(31)と、前
記エピタキシャル層(27)内をチップ表面から前記第１領
域(23)とその周縁に沿って接触するまで延在し、パワー
トランジスタ(TP ) のベースをチップ表面まで延長する
第２導電型の領域(29)と、この領域(29)により取り囲ま
れたエピタキシャル層(27)の部分内に設けられ、パワー
トランジスタ(TP ) のエミッタ領域(25)をチップ表面ま
で延長する第１導電型の領域(30)と、前記領域(28)によ
り取り囲まれたエピタキシャル層(27)の部分内に設けら
れ、低電圧トランジスタ(TS ) のコレクタ領域(26)をチ
ップ表面まで延長する第１導電型の領域(39)と、チップ
の上面上に設けられ、低電圧トランジスタ(TS ) のエミ
ッタ電極(E) 、そのベース電極(B´) 及びパワートラン
ジスタ(TP ) のベース電極(B) 、並びに低電圧トランジ
スタ(TS ) のコレクタ電極及びパワートランジスタのエ
ミッタ電極を構成する金属化層と、低電圧トランジスタ
(TS ) のコレクタ金属化層とパワートランジスタ(TP )
のエミッタ金属化層とを接続する金属トラック(38)と、
チップ背面上に設けられ、パワートランジスタ(TP ) の
コレクタ電極(C) を構成する金属化層(40)と、を具える
ことを特徴とする（図12) 。
ング回路構成又はセミブリッジ回路構成のバイポーラパ
ワートランジスタ(TP ) とバイポーラ低電圧トランジス
タ(TS ) を半導体材料の単一チップ内に集積して成る集
積構造において、パワートランジスタ(TP ) のコレクタ
を構成する第１導電型の半導体基板(21,22)と、この基
板(21, 22)内に設けられた、パワートランジスタ(TP )
のベースを構成する第２導電型（第１導電型と反対導電
型）の第１領域(23)と、前記基板(21, 22)内に設けられ
た、低電圧トランジスタ(TS ) の分離領域を構成する第
２導電型の第２領域(24)と、前記第１領域(23)内に設け
られた、パワートランジスタ(TP ) のエミッタを構成す
る第１導電型の領域(25)と、前記第２領域(24)内に設け
られた、低電圧トランジスタ(TS ) のコレクタを構成す
る第１導電型の埋込領域(26)と、チップの全表面上に成
長した第１導電型のエピタキシャル層(27)と、このエピ
タキシャル層(27)内をチップ表面から前記第２領域(24)
とその周縁に沿って接触するまで延在する第２導電型の
領域(28)と、この領域(28)により取り囲まれたエピタキ
シャル層(27)の部分内に設けられ、低電圧トランジスタ
(TS ) のベースを構成する第２導電型の領域(31)と、前
記エピタキシャル層(27)内をチップ表面から前記第１領
域(23)とその周縁に沿って接触するまで延在し、パワー
トランジスタ(TP ) のベースをチップ表面まで延長する
第２導電型の領域(29)と、この領域(29)により取り囲ま
れたエピタキシャル層(27)の部分内に設けられ、パワー
トランジスタ(TP ) のエミッタ領域(25)をチップ表面ま
で延長する第１導電型の領域(30)と、前記領域(28)によ
り取り囲まれたエピタキシャル層(27)の部分内に設けら
れ、低電圧トランジスタ(TS ) のコレクタ領域(26)をチ
ップ表面まで延長する第１導電型の領域(39)と、チップ
の上面上に設けられ、低電圧トランジスタ(TS ) のエミ
ッタ電極(E) 、そのベース電極(B´) 及びパワートラン
ジスタ(TP ) のベース電極(B) 、並びに低電圧トランジ
スタ(TS ) のコレクタ電極及びパワートランジスタのエ
ミッタ電極を構成する金属化層と、低電圧トランジスタ
(TS ) のコレクタ金属化層とパワートランジスタ(TP )
のエミッタ金属化層とを接続する金属トラック(38)と、
チップ背面上に設けられ、パワートランジスタ(TP ) の
コレクタ電極(C) を構成する金属化層(40)と、を具える
ことを特徴とする（図12) 。
【０００８】
【実施例】図面を参照して本発明を実施例につき詳細に
説明する。図１は５端子型を意図した本発明集積回路の
等価回路図を示す。この回路はバイポーラパワートラン
ジスタ TP を具え、そのエミッタを低電圧バイポーラト
ランジスタ TS のコレクタに接続して成る。低電圧トラ
ンジスタ TS の埋込コレクタとパワートランジスタのエ
ミッタとの接続点のための電極 CP はエミッタスイッチ
ング回路構成に不必要であるが、セミブリッジ回路構成
の回路の動作のためには必要である。後者の場合にはト
ランジスタ TP 及び TS の導通状態に応じて電流がノー
ド CP に一方向に又は反対方向に流れ、これらトランジ
スタは大地への短絡を避けるために同時に導通し得な
い。
説明する。図１は５端子型を意図した本発明集積回路の
等価回路図を示す。この回路はバイポーラパワートラン
ジスタ TP を具え、そのエミッタを低電圧バイポーラト
ランジスタ TS のコレクタに接続して成る。低電圧トラ
ンジスタ TS の埋込コレクタとパワートランジスタのエ
ミッタとの接続点のための電極 CP はエミッタスイッチ
ング回路構成に不必要であるが、セミブリッジ回路構成
の回路の動作のためには必要である。後者の場合にはト
ランジスタ TP 及び TS の導通状態に応じて電流がノー
ド CP に一方向に又は反対方向に流れ、これらトランジ
スタは大地への短絡を避けるために同時に導通し得な
い。
【０００９】図８に示すように両トランジスタを互いに
分離せずに重畳したタイプの集積構造の製造方法を以下
に説明する。N+ 型のシリコン基板１上に N- 型の高抵
抗率の第１エピタキシャル層を成長させる（図２）。次
に、イオン注入及び拡散処理によりこのエピタキシャル
層２内に P+ 型領域３を形成する（図３）。次に、同様
の処理により N+ 領域４を設ける（図４）。次にN 型の
第２エピタキシャル層５を成長させる。次に、既知の酸
化、フォトマスク、注入及び拡散処理により、図６に示
すようにチップ表面９から領域３に達するまで延在する
P+ 領域８を形成する。
分離せずに重畳したタイプの集積構造の製造方法を以下
に説明する。N+ 型のシリコン基板１上に N- 型の高抵
抗率の第１エピタキシャル層を成長させる（図２）。次
に、イオン注入及び拡散処理によりこのエピタキシャル
層２内に P+ 型領域３を形成する（図３）。次に、同様
の処理により N+ 領域４を設ける（図４）。次にN 型の
第２エピタキシャル層５を成長させる。次に、既知の酸
化、フォトマスク、注入及び拡散処理により、図６に示
すようにチップ表面９から領域３に達するまで延在する
P+ 領域８を形成する。
【００１０】図７は次の工程を示し、熱酸化SiO2の表面
層18の成長後に、再び既知の技術を用いて、図１の等価
回路図に TS で示すnpn トランジスタのベース及びエミ
ッタをそれぞれ構成する P+ 領域６及び N+ 領域７を形
成する。図７において、トランジスタ TP のエミッタは
完全に埋込まれた N+ 領域４から成る。これにより低電
圧トランジスタのコレクタはパワートランジスタのエミ
ッタ４に直接接続される。
層18の成長後に、再び既知の技術を用いて、図１の等価
回路図に TS で示すnpn トランジスタのベース及びエミ
ッタをそれぞれ構成する P+ 領域６及び N+ 領域７を形
成する。図７において、トランジスタ TP のエミッタは
完全に埋込まれた N+ 領域４から成る。これにより低電
圧トランジスタのコレクタはパワートランジスタのエミ
ッタ４に直接接続される。
【００１１】次に、金属化層10, 11, 13及び14を領域
６，７，８及び基板１とオーム接触するように形成して
図１の端子と同義の端子B ′, Ｅ，Ｂ及びＣを構成す
る。
６，７，８及び基板１とオーム接触するように形成して
図１の端子と同義の端子B ′, Ｅ，Ｂ及びＣを構成す
る。
【００１２】上述の製造方法により得られる最終構造は
図８Ａに示すようになる。図８Ａの構造をセミブリッジ
構成に用いる必要がある場合には、追加の端子CP から
パワートランジスタの埋込エミッタ領域４へとアクセス
し得る領域を集積する必要がある。この目的のためには
上述の製造方法を次のように変更する必要がある。図６
の構造を生ずる工程後に、既知のフォトマスク、イオン
注入及び拡散処理を用いてチップ表面から埋込領域４ま
で延在する N+ 垂下領域（図８Ｂの領域16) を設ける。
次に、 P+ 領域６及び図８ａに７及び17で示す N+ 領域
の形成を実施する。領域17は垂下領域との接触を良くし
垂下領域の電気抵抗を低減するための高濃度領域であ
る。電極を設ける最終金属化工程後に図８Ｂに示す構造
が得られる。
図８Ａに示すようになる。図８Ａの構造をセミブリッジ
構成に用いる必要がある場合には、追加の端子CP から
パワートランジスタの埋込エミッタ領域４へとアクセス
し得る領域を集積する必要がある。この目的のためには
上述の製造方法を次のように変更する必要がある。図６
の構造を生ずる工程後に、既知のフォトマスク、イオン
注入及び拡散処理を用いてチップ表面から埋込領域４ま
で延在する N+ 垂下領域（図８Ｂの領域16) を設ける。
次に、 P+ 領域６及び図８ａに７及び17で示す N+ 領域
の形成を実施する。領域17は垂下領域との接触を良くし
垂下領域の電気抵抗を低減するための高濃度領域であ
る。電極を設ける最終金属化工程後に図８Ｂに示す構造
が得られる。
【００１３】上述の構造の種々の領域の、図７のＡ−Ａ
線上の断面に沿う種々のドーパントの濃度分布(CO ) を
図９に示し、この図の横軸ｘはチップ表面からの距離を
示す。
線上の断面に沿う種々のドーパントの濃度分布(CO ) を
図９に示し、この図の横軸ｘはチップ表面からの距離を
示す。
【００１４】両トランジスタを重畳せずに分離したタイ
プの集積構造の製造方法は以下の工程を必要とする。N
+ シリコン基板21上にパワートランジスタのコレクタを
構成するよう設計した抵抗率を有する N- エピタキシャ
ル層22を成長させる（図10) 。次に、このエピタキシャ
ル層内に、既知の堆積又はイオン注入及び拡散処理によ
り２個の P+領域23及び24を形成する。これら領域のう
ち第１の領域23はパワートランジスタのベースとして設
計し、第２の領域23は低電圧トランジスタの分離領域を
形成するように設計する。これら領域23及び24は同一の
拡散処理を用いて設け、同一の接合深さを有するように
する。これは、所定の動作電圧に対する完成装置の電流
搬送能力を最大にする効果を有する。
プの集積構造の製造方法は以下の工程を必要とする。N
+ シリコン基板21上にパワートランジスタのコレクタを
構成するよう設計した抵抗率を有する N- エピタキシャ
ル層22を成長させる（図10) 。次に、このエピタキシャ
ル層内に、既知の堆積又はイオン注入及び拡散処理によ
り２個の P+領域23及び24を形成する。これら領域のう
ち第１の領域23はパワートランジスタのベースとして設
計し、第２の領域23は低電圧トランジスタの分離領域を
形成するように設計する。これら領域23及び24は同一の
拡散処理を用いて設け、同一の接合深さを有するように
する。これは、所定の動作電圧に対する完成装置の電流
搬送能力を最大にする効果を有する。
【００１５】既知の酸化、フォトマスク、堆積又はイオ
ン注入及び拡散処理を用いて領域23内にパワートランジ
スタ TP のエミッタを構成する N+ 領域25を設けると同
時に、領域24内に低電圧トランジスタのコレクタとして
作用する同じく N+ 型の領域26を設ける（図11) 。
ン注入及び拡散処理を用いて領域23内にパワートランジ
スタ TP のエミッタを構成する N+ 領域25を設けると同
時に、領域24内に低電圧トランジスタのコレクタとして
作用する同じく N+ 型の領域26を設ける（図11) 。
【００１６】次に、Ｎ型エピタキシャル層27の成長に続
いて、低電圧トランジスタの分離のための P+ 型領域28
及びパワートランジスタのベース領域23の表面まで延在
する接続部を構成するための P+ 型領域29を設け、次に
パワートランジスタのエミッタ領域25の表面まで延在す
る接続部を構成するための N+ 型領域30及び低電圧トラ
ンジスタのコレクタの表面まで延在する接続部を構成す
るための N+ 型領域39を設ける。
いて、低電圧トランジスタの分離のための P+ 型領域28
及びパワートランジスタのベース領域23の表面まで延在
する接続部を構成するための P+ 型領域29を設け、次に
パワートランジスタのエミッタ領域25の表面まで延在す
る接続部を構成するための N+ 型領域30及び低電圧トラ
ンジスタのコレクタの表面まで延在する接続部を構成す
るための N+ 型領域39を設ける。
【００１７】次に、低電圧トランジスタのベースのため
の P+ 型領域31及びエミッタのための N+ 型領域32を形
成する。最後に金属化層33, 35, 36, 37及び40を下側の
半導体領域とオーム接触するように形成してトランジス
タ TS の分離領域の電極及び電極 B′，Ｂ，Ｅ及びＣを
構成する。この金属化は低電圧トランジスタ TS のコレ
クタをパワートランジスタのエミッタに接続するトラッ
ク38も形成し( 図12) 、図１の回路構成の両トランジス
タの接続を達成する必要がある。
の P+ 型領域31及びエミッタのための N+ 型領域32を形
成する。最後に金属化層33, 35, 36, 37及び40を下側の
半導体領域とオーム接触するように形成してトランジス
タ TS の分離領域の電極及び電極 B′，Ｂ，Ｅ及びＣを
構成する。この金属化は低電圧トランジスタ TS のコレ
クタをパワートランジスタのエミッタに接続するトラッ
ク38も形成し( 図12) 、図１の回路構成の両トランジス
タの接続を達成する必要がある。
【００１８】斯くして、最終エミッタスイッチング構造
はチップの上面上の３つの端子と背面上の第４の端子の
４端子を具えるものとする。金属化層38の追加の端子 C
P は、トランジスタ対 TP − TS をセミブリッジ動作で
使用する際に図１のトランジスタ TS のコレクタを外部
回路に接続するのに用いることができる。
はチップの上面上の３つの端子と背面上の第４の端子の
４端子を具えるものとする。金属化層38の追加の端子 C
P は、トランジスタ対 TP − TS をセミブリッジ動作で
使用する際に図１のトランジスタ TS のコレクタを外部
回路に接続するのに用いることができる。
【００１９】重畳型及び非重畳型の両構造において、エ
ミッタスイッチング構造においてもトランジスタ TS の
コレクタに存在する電圧を取り出し、そのベース電流を
制御してトランジスタ TS の完全な飽和を阻止し（飽和
防止回路）及び従ってそのスイッチングを高速化するた
めに端子 CP を必要とし得る点に注意されたい。
ミッタスイッチング構造においてもトランジスタ TS の
コレクタに存在する電圧を取り出し、そのベース電流を
制御してトランジスタ TS の完全な飽和を阻止し（飽和
防止回路）及び従ってそのスイッチングを高速化するた
めに端子 CP を必要とし得る点に注意されたい。
【００２０】本発明は上述した実施例にのみ限定される
ものではなく、多くの変更、変形及び等価物の置換等を
加え得るものである。例えば、上述した基板（図２の１
及び図10の21) の特性と等価な特性を有する基板として
第１エピタキシャル層が成長されるものを採用する場合
には基板上の第１エピタキシャル成長は不用にすること
ができる。
ものではなく、多くの変更、変形及び等価物の置換等を
加え得るものである。例えば、上述した基板（図２の１
及び図10の21) の特性と等価な特性を有する基板として
第１エピタキシャル層が成長されるものを採用する場合
には基板上の第１エピタキシャル成長は不用にすること
ができる。
【００２１】更に、本発明をnpn トランジスタが設けら
れた構造について説明したが、本発明はpnp トランジス
タが設けられた構造にも適用することができ、この場合
にはＰ型基板から出発する。上述した製造方法は複数対
のバイポーラトランジスタTP 及び TS を同一チップに
同時に実現することができ、この集積構造は例えば直流
モータ又はステップモータの制御（この場合には２対で
十分である）及び３相交流モータの制御（この場合には
３対必要）のためのセミブリッジ構造に応用することが
できる。これらの場合には全てのトランジスタ TP を同
一の基板上に設け、チップ背面上に共通のコレクタ端子
を設けると共に、チップ前面上の各対の種々の電極を設
計に応じて互いに接続すると共に外部回路に接続するこ
とができる。
れた構造について説明したが、本発明はpnp トランジス
タが設けられた構造にも適用することができ、この場合
にはＰ型基板から出発する。上述した製造方法は複数対
のバイポーラトランジスタTP 及び TS を同一チップに
同時に実現することができ、この集積構造は例えば直流
モータ又はステップモータの制御（この場合には２対で
十分である）及び３相交流モータの制御（この場合には
３対必要）のためのセミブリッジ構造に応用することが
できる。これらの場合には全てのトランジスタ TP を同
一の基板上に設け、チップ背面上に共通のコレクタ端子
を設けると共に、チップ前面上の各対の種々の電極を設
計に応じて互いに接続すると共に外部回路に接続するこ
とができる。
【図１】本発明の５端子型集積回路の等価回路図であ
る。
る。
【図２】本発明の第１タイプの集積構造の製造工程を示
す図である。
す図である。
【図３】本発明の第１タイプの集積構造の製造工程を示
す図である。
す図である。
【図４】本発明の第１タイプの集積構造の製造工程を示
す図である。
す図である。
【図５】本発明の第１タイプの集積構造の製造工程を示
す図である。
す図である。
【図６】本発明の第１タイプの集積構造の製造工程を示
す図である。
す図である。
【図７】本発明の第１タイプの集積構造の製造工程を示
す図である。
す図である。
【図８】Ａは図２−７に示す製造方法により得られる最
終構造を示す図であり、Ｂは埋設領域と接点 CP を付加
した図２−７に示す製造方法により得られる最終構造を
示す図である。
終構造を示す図であり、Ｂは埋設領域と接点 CP を付加
した図２−７に示す製造方法により得られる最終構造を
示す図である。
【図９】図７の構造の断面に沿う種々の領域の不純物の
濃度分布を示す図である。
濃度分布を示す図である。
【図１０】本発明の第２タイプの集積構造の製造工程を
示す図である。
示す図である。
【図１１】本発明の第２タイプの集積構造の製造工程を
示す図である。
示す図である。
【図１２】図10−11に示す製造方法により得られる最終
構造を示す図である。
構造を示す図である。
TP バイポーラパワートランジスタ TS バイポーラ低電圧トランジスタ １ N+ 型基板 ２ N- 型エピタキシャル層（ TP のコレクタ） ３ P+ 型領域（ TP のベース） ４ N+ 型埋込領域（ TP のエミッタ／ TS のコレク
タ） ５ Ｎ型エピタキシャル層（ TS のコレクタ） ６ P+ 型領域（ TS のベース） ７ N+ 型領域（ TS のエミッタ） ８ P+ 領域 10, 11, 13, 14, 15 金属化層 16 n+ 型埋設領域 21 N+ 型基板 22 N- 型エピタキシャル層（ TP のコレクタ） 23 P+ 型領域（ TP のベース） 24, 28 P+ 型領域（分離領域） 25 N+ 型領域（ TP のエミッタ） 26 N+ 埋込領域（ TS のコレクタ） 27 Ｎ型エピタキシャル層 29 P+ 型領域 30 N+ 型領域 31 P+ 型領域（ TS のベース） 32 N+ 型領域（ TS のエミッタ） 33, 35, 36, 37, 38, 40 金属化層 39 N+ 型埋設領域
タ） ５ Ｎ型エピタキシャル層（ TS のコレクタ） ６ P+ 型領域（ TS のベース） ７ N+ 型領域（ TS のエミッタ） ８ P+ 領域 10, 11, 13, 14, 15 金属化層 16 n+ 型埋設領域 21 N+ 型基板 22 N- 型エピタキシャル層（ TP のコレクタ） 23 P+ 型領域（ TP のベース） 24, 28 P+ 型領域（分離領域） 25 N+ 型領域（ TP のエミッタ） 26 N+ 埋込領域（ TS のコレクタ） 27 Ｎ型エピタキシャル層 29 P+ 型領域 30 N+ 型領域 31 P+ 型領域（ TS のベース） 32 N+ 型領域（ TS のエミッタ） 33, 35, 36, 37, 38, 40 金属化層 39 N+ 型埋設領域
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591063888 コンソルツィオ ペル ラ リセルカ ス ーラ マイクロエレクトロニカ ネル メ ッツォジオルノ ＣＯＮＳＯＲＺＩＯ ＰＥＲ ＬＡ ＲＩ ＣＥＲＣＡ ＳＵＬＬＡ ＭＩＣＲＯＥＬ ＥＴＴＲＯＮＩＣＡ ＮＥＬ ＭＥＺＺＯ ＧＩＯＲＮＯ イタリア国 カターニア 95121 カター ニアストラダーレ プリモソーレ 50 (72)発明者 サント プッゾーロ イタリア国 カターニア 95127 カター ニア ヴィア オリヴェット スカマッカ 99 (72)発明者 ラファエレ ザンブラーノ イタリア国 カターニア 95037 サン ジオヴァンニ ラ プンタ ヴィア デュ カ ダオスタ 43／ア (72)発明者 マリオ パパーロ イタリア国 カターニア 95037 サン ジオヴァンニ ラ プンタ ヴィア グラ ーシ １
Claims (11)
- 【請求項１】 エミッタスイッチング回路構成又はセミ
ブリッジ回路構成のバイポーラパワートランジスタ
(TP ) と低電圧バイポーラトランジスタ(TS ) を半導体
材料の同一チップ内に集積して成る集積構造において、 パワートランジスタ(TP ) のコレクタを構成する第１導
電型の半導体基板(1,2)と、 この基板(1, 2)内に設けられた、パワートランジスタ(T
P ) のベースを構成する第２導電型（第１導電型と反対
導電型）の第１領域(3) と、 この第１領域(3) 内に設けられた、パワートランジスタ
(TP ) のエミッタを構成すると同時に低電圧トランジス
タ(TS ) のコレクタを構成する第1 導電型の埋込領域
(4) と、 チップの全表面上に成長した第１導電型のエピタキシャ
ル層(5) と、 このエピタキシャル層(5) 内を前記領域(3) に接触する
まで延在して低電圧トランジスタ(TS ) のコレクタ領域
(5) を取り囲むように形成された第２導電型の領域(8)
と、 コレクタ領域(5) の一部分内に設けられた、低電圧トラ
ンジスタ(TS ) のベース領域を構成する第２導電型の領
域(6) と、 この領域(6) 内に設けられた、低電圧トランジスタ
(TS ) のエミッタ領域を構成する第１導電型の領域(7)
と、 チップの前面上に設けられた、低電圧トランジスタ
(TS ) のエミッタ電極(E)、そのベース電極(B´) 及び
パワートランジスタ(TP ) のベース電極(B) を構成する
金属化層と、 チップの全背面上に設けられた、パワートランジスタ(T
P ) のコレクタ電極(C) を構成する金属化層と、 を具えることを特徴とする集積構造。 - 【請求項２】 基板(1, 2)はエピタキシャル層(2) を具
え、この層内に前記領域(3) が設けられていることを特
徴とする請求項１記載の集積構造。 - 【請求項３】 前記領域(5) 内に形成され、低電圧トラ
ンジスタ(TS ) のコレクタ領域とパワートランジスタ(T
P ) のエミッタ領域に共通の埋込領域(4) をチップ表面
まで延長する少なくとも１個の第１導電型の埋設領域(1
6 ／17) と、 チップの前面上に設けられ、この埋設領域(16 ／17) の
接続電極(CP ) を構成する少なくとも１個の金属化層(1
5)と、 を更に具えていることを特徴とする請求項１又は２記載
の集積構造。 - 【請求項４】 前記埋設領域(16 ／17) を前記埋込領域
(4) の全周縁部に接続して低電圧トランジスタ(TS ) の
ベース領域(6) を完全に取り囲むようにしたことを特徴
とする請求項３記載の集積構造。 - 【請求項５】 前記埋設領域(16 ／17) の表面に近い部
分は高不純物濃度を有することを特徴とする請求項４記
載の集積構造。 - 【請求項６】 エミッタスイッチング回路構成又はセミ
ブリッジ回路構成のバイポーラパワートランジスタ
(TP ) とバイポーラ低電圧トランジスタ(TS ) を半導体
材料の単一チップ内に集積して成る集積構造において、 パワートランジスタ(TP ) のコレクタを構成する第１導
電型の半導体基板(21,22)と、 この基板(21, 22)内に設けられた、パワートランジスタ
(TP ) のベースを構成する第２導電型（第１導電型と反
対導電型）の第１領域(23)と、 前記基板(21, 22)内に設けられた、低電圧トランジスタ
(TS ) の分離領域を構成する第２導電型の第２領域(24)
と、 前記第１領域(23)内に設けられた、パワートランジスタ
(TP ) のエミッタを構成する第１導電型の領域(25)と、 前記第２領域(24)内に設けられた、低電圧トランジスタ
(TS ) のコレクタを構成する第１導電型の埋込領域(26)
と、 チップの全表面上に成長した第１導電型のエピタキシャ
ル層(27)と、 このエピタキシャル層(27)内をチップ表面から前記第２
領域(24)とその周縁に沿って接触するまで延在する第２
導電型の領域(28)と、 この領域(28)により取り囲まれたエピタキシャル層(27)
の部分内に設けられ、低電圧トランジスタ(TS ) のベー
スを構成する第２導電型の領域(31)と、 前記エピタキシャル層(27)内をチップ表面から前記第１
領域(23)とその周縁に沿って接触するまで延在し、パワ
ートランジスタ(TP ) のベースをチップ表面まで延長す
る第２導電型の領域(29)と、 この領域(29)により取り囲まれたエピタキシャル層(27)
の部分内に設けられ、パワートランジスタ(TP ) のエミ
ッタ領域(25)をチップ表面まで延長する第１導電型の領
域(30)と、 前記領域(28)により取り囲まれたエピタキシャル層(27)
の部分内に設けられ、低電圧トランジスタ(TS ) のコレ
クタ領域(26)をチップ表面まで延長する第１導電型の領
域(39)と、 チップの上面上に設けられ、低電圧トランジスタ(TS )
のエミッタ電極(E) 、そのベース電極(B´) 及びパワー
トランジスタ(TP ) のベース電極(B) 、並びに低電圧ト
ランジスタ(TS ) のコレクタ電極及びパワートランジス
タのエミッタ電極を構成する金属化層と、 低電圧トランジスタ(TS ) のコレクタ金属化層とパワー
トランジスタ(TP ) のエミッタ金属化層とを接続する金
属トラック(38)と、 チップ背面上に設けられ、パワートランジスタ(TP ) の
コレクタ電極(C) を構成する金属化層(40)と、 を具えることを特徴とする集積構造。 - 【請求項７】 前記第１及び第２領域（23及び24) は同
一の接合深さを有することを特徴とする請求項6 記載の
集積構造。 - 【請求項８】 基板(21 ／22) はエピタキシャル層(22)
を具え、このエピタキシャル層内に前記第１及び第２領
域(23 及び24) が設けられていることを特徴とする請求
項６記載の集積構造。 - 【請求項９】 前記領域(39)を前記埋込領域(26)の全周
縁部に接続して前記領域(31)を完全に取り囲むようにし
たことを特徴とする請求項７記載の集積構造。 - 【請求項１０】 図２〜８につき説明した製造工程を具
えることを特徴とする請求項１〜５の何れかに記載の集
積構造の製造方法。 - 【請求項１１】 図10〜12につき説明した製造工程を具
えることを特徴とする請求項６〜９の何れかに記載の集
積構造の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT22577A/90 | 1990-12-31 | ||
| IT02257790A IT1246759B (it) | 1990-12-31 | 1990-12-31 | Struttura integrata di transistore bipolare di potenza e di transistore bipolare di bassa tensione nelle configurazioni ''emitter switching'' o ''semi-ponte'' e relativi processi di fabbricazione. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613556A true JPH0613556A (ja) | 1994-01-21 |
| JP3166980B2 JP3166980B2 (ja) | 2001-05-14 |
Family
ID=11198032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30482391A Expired - Fee Related JP3166980B2 (ja) | 1990-12-31 | 1991-11-20 | 集積構造及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5376821A (ja) |
| EP (1) | EP0493854B1 (ja) |
| JP (1) | JP3166980B2 (ja) |
| DE (1) | DE69122598T2 (ja) |
| IT (1) | IT1246759B (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5866461A (en) * | 1990-12-30 | 1999-02-02 | Stmicroelectronics S.R.L. | Method for forming an integrated emitter switching configuration using bipolar transistors |
| DE69315813T2 (de) * | 1992-12-28 | 1998-06-10 | Koninkl Philips Electronics Nv | Kaskodenschaltungsstruktur mit bipolaren Epitoxial-Transistoren und niedrig gelegenem Basisanschluss |
| EP0751573A1 (en) * | 1995-06-30 | 1997-01-02 | STMicroelectronics S.r.l. | Integrated power circuit and corresponding manufacturing process |
| EP0810662A1 (en) * | 1996-05-29 | 1997-12-03 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | An integrated device in an "emitter switching" configuration and with a cellular structure |
| EP0977264B1 (en) * | 1998-07-31 | 2006-04-26 | Freescale Semiconductor, Inc. | Semiconductor structure for driver circuits with level shifting |
| KR100922423B1 (ko) * | 2002-09-06 | 2009-10-16 | 페어차일드코리아반도체 주식회사 | 바이폴라 트랜지스터 및 그 제조방법 |
| DE102004037186B4 (de) * | 2003-08-13 | 2010-04-15 | Atmel Automotive Gmbh | Bipolares Halbleiterbauelement mit Kaskodenstruktur und Verfahren zur Herstellung desselben |
| WO2005020330A1 (de) * | 2003-08-13 | 2005-03-03 | Atmel Germany Gmbh | Verfahren zur verbesserung elektrischer eigenschaften aktiver bipolarbauelemente |
| JP4775683B2 (ja) * | 2003-09-29 | 2011-09-21 | オンセミコンダクター・トレーディング・リミテッド | 半導体集積回路装置 |
| DE102004037252A1 (de) | 2004-07-31 | 2006-03-23 | Atmel Germany Gmbh | Verfahren zur Integration von drei Bipolartransistoren in einem Halbleiterkörper, Mehrschichtbauelement und Halbleiteranordnung |
| DE102004044835B4 (de) * | 2004-09-14 | 2008-12-11 | Atmel Germany Gmbh | Integrierte Halbleiter-Kaskodenschaltung für Hochfrequenzanwendungen |
| DE102005009725A1 (de) * | 2005-03-03 | 2006-09-07 | Atmel Germany Gmbh | Verfahren zur Integration von zwei Bipolartransistoren in einen Halbleiterkörper, Halbleiteranordnung in einem Halbleiterkörper und Kaskodenschaltung |
| FR2919896B1 (fr) * | 2007-08-07 | 2009-10-30 | Snecma Sa | Turboreacteur comprenant un generateur de courant monte dans la soufflante et un procede de montage dudit generateur dans la soufflante |
| US8598008B2 (en) * | 2010-10-20 | 2013-12-03 | Texas Instruments Incorporated | Stacked ESD clamp with reduced variation in clamp voltage |
| CN116153992B (zh) * | 2023-04-21 | 2023-06-23 | 上海陆芯电子科技有限公司 | 一种逆导型绝缘栅双极型晶体管 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4458158A (en) * | 1979-03-12 | 1984-07-03 | Sprague Electric Company | IC Including small signal and power devices |
| IT1217322B (it) * | 1987-12-22 | 1990-03-22 | Sgs Microelettronica Spa | Procedimento di fabbricazione di un dispositivo nonolitico a semiconduttope comprendente almeno un transistor di un circuito integrato di comando e un transistor di rotenza in tegrato nella stessa piastrina |
| IT1217323B (it) * | 1987-12-22 | 1990-03-22 | Sgs Microelettronica Spa | Struttura integrata di transistor bipolare di potenza di alta tensione e di transistor mos di potenza di bassa tensione nella configurazione"emitter switching"e relativo processo di fabbricazione |
| EP0347550A3 (en) * | 1988-06-21 | 1991-08-28 | Texas Instruments Incorporated | Process for fabricating isolated vertical and super beta bipolar transistors |
| IT1234252B (it) * | 1989-06-16 | 1992-05-14 | Sgs Thomson Microelectronics | Dispositivo a semiconduttore comprendente un circuito di comando e uno stadio di potenza a flusso di corrente verticale integrati in modo monolitico nella stessa piastrina e relativo processo di fabbricazione |
-
1990
- 1990-12-31 IT IT02257790A patent/IT1246759B/it active IP Right Grant
-
1991
- 1991-11-20 JP JP30482391A patent/JP3166980B2/ja not_active Expired - Fee Related
- 1991-12-18 DE DE69122598T patent/DE69122598T2/de not_active Expired - Fee Related
- 1991-12-18 EP EP91203337A patent/EP0493854B1/en not_active Expired - Lifetime
- 1991-12-23 US US07/812,704 patent/US5376821A/en not_active Expired - Lifetime
-
1994
- 1994-07-11 US US08/273,589 patent/US5500551A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3166980B2 (ja) | 2001-05-14 |
| DE69122598T2 (de) | 1997-03-06 |
| IT9022577A0 (it) | 1990-12-31 |
| EP0493854B1 (en) | 1996-10-09 |
| US5376821A (en) | 1994-12-27 |
| IT9022577A1 (it) | 1992-07-01 |
| US5500551A (en) | 1996-03-19 |
| IT1246759B (it) | 1994-11-26 |
| EP0493854A1 (en) | 1992-07-08 |
| DE69122598D1 (de) | 1996-11-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3166980B2 (ja) | 集積構造及びその製造方法 | |
| JP2798401B2 (ja) | 集積半導体装置及びその製造方法 | |
| JPH0133954B2 (ja) | ||
| JPH06103745B2 (ja) | 集積回路素子 | |
| US5442219A (en) | Semiconductor device for controlling electric power | |
| JPH0653510A (ja) | モノリシック半導体装置の電力段の終末部及び関連する製造過程 | |
| US5866461A (en) | Method for forming an integrated emitter switching configuration using bipolar transistors | |
| KR970009032B1 (ko) | 전력용 반도체 장치 및 그 제조방법 | |
| JPH02177476A (ja) | 半導体装置 | |
| JP2752655B2 (ja) | バイポーラ集積回路装置 | |
| JPH06163909A (ja) | 縦型電界効果トランジスタ | |
| JP3091936B2 (ja) | 電力ｍｏｓトランジスタのための集積電流制限デバイス及びそれを製造するためのプロセス | |
| JP3334392B2 (ja) | 静電誘導形半導体装置およびその製造方法 | |
| JP3244292B2 (ja) | トランジスタ | |
| JPH0783121B2 (ja) | 電界効果型半導体装置 | |
| JPH02232929A (ja) | 埋込層を備えた半導体装置 | |
| JPS60177672A (ja) | ヘテロ接合バイポ−ラ半導体装置 | |
| JPS61206251A (ja) | 半導体集積回路装置の製造方法 | |
| JPS59168663A (ja) | 半導体集積回路 | |
| JPH0451067B2 (ja) | ||
| JPH0254533A (ja) | 半導体装置およびその製造方法 | |
| JPS63224254A (ja) | 半導体装置 | |
| JPH08153800A (ja) | 半導体集積回路装置 | |
| JPH05121422A (ja) | トランジスタ | |
| JPS6214949B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |