JPH02199835A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPH02199835A JPH02199835A JP1019103A JP1910389A JPH02199835A JP H02199835 A JPH02199835 A JP H02199835A JP 1019103 A JP1019103 A JP 1019103A JP 1910389 A JP1910389 A JP 1910389A JP H02199835 A JPH02199835 A JP H02199835A
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- JP
- Japan
- Prior art keywords
- electrode pad
- integrated circuit
- pad part
- photoresist
- semiconductor integrated
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置の製造方法に関し、特に
半導体集積回路装置の保護膜の形成方法に関する。
半導体集積回路装置の保護膜の形成方法に関する。
従来、半導体基板の活性領域内に形成されたトランジス
タ、抵抗等の表面保護としては、従来技術の平面図を示
す第４図（ａ）および第４図（ａ）のｃ−ｃ’線断面図
を示す第４図（ｂ）のように高分子材料以外の絶縁拐料
９を保護膜として電極パッド部ｌを除いて被覆する構造
がとられていた。この保護膜には、高分子材料以外の絶
縁材料のシリコン酸化膜（ＳｉＯ２）又はシリコン窒化
膜（ＳｉｘＮＪ及びドープオキサイド（Ｂ Ｓ Ｇ：ｂ
ｏｒｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ。
タ、抵抗等の表面保護としては、従来技術の平面図を示
す第４図（ａ）および第４図（ａ）のｃ−ｃ’線断面図
を示す第４図（ｂ）のように高分子材料以外の絶縁拐料
９を保護膜として電極パッド部ｌを除いて被覆する構造
がとられていた。この保護膜には、高分子材料以外の絶
縁材料のシリコン酸化膜（ＳｉＯ２）又はシリコン窒化
膜（ＳｉｘＮＪ及びドープオキサイド（Ｂ Ｓ Ｇ：ｂ
ｏｒｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ。
Ｐ Ｓ Ｇ ： ｐｈｏｓ−ｐｈｏ−ｓｉｌｉｃａｔｅ
ｇｌａｓｓ）を組み合わせて使用している。これらの
絶縁材料は、吸湿性が低いため良好な保護膜として広く
利用されている。
ｇｌａｓｓ）を組み合わせて使用している。これらの
絶縁材料は、吸湿性が低いため良好な保護膜として広く
利用されている。
従来の保護膜の製造方法ではＣＶＤ法又はスパッタリン
グ法が用いられ、半導体集積回路装置表面にたとえばプ
ラズマ窒化膜０゜５μｍ、ＰＳＧ膜０．５μｍからなる
絶縁膜１．０μｍを堆積させる。
グ法が用いられ、半導体集積回路装置表面にたとえばプ
ラズマ窒化膜０゜５μｍ、ＰＳＧ膜０．５μｍからなる
絶縁膜１．０μｍを堆積させる。
その後、公知のエツチング技術により電極パッド部上の
絶縁膜を除去していた。
絶縁膜を除去していた。
上述した従来の半導体集積回路装置の製造方法において
は、ＣＶＤ法、又はスパッタリング法により絶縁膜を形
成した後、エツチングにより電極パッド部のみ露出させ
ていたためエツチング精度に基づくエツチングマージｙ
を確保すると６、電極パッド部の縁辺部に絶縁膜が被覆
された構造とな、り製造後の半導体集積回路を複数個搭
載しているウェハー状態での電気試験の時に、プローブ
カードの針先が上記絶縁膜材料４の端部１０に接触する
ことによる不良、又は半導体集積回路を半導体集積回路
用パッケージに組立てる際のワイヤーボンディング時に
ボンディングツールが上記絶縁膜拐料の端部１０に接触
してボンディングができない欠点があった。
は、ＣＶＤ法、又はスパッタリング法により絶縁膜を形
成した後、エツチングにより電極パッド部のみ露出させ
ていたためエツチング精度に基づくエツチングマージｙ
を確保すると６、電極パッド部の縁辺部に絶縁膜が被覆
された構造とな、り製造後の半導体集積回路を複数個搭
載しているウェハー状態での電気試験の時に、プローブ
カードの針先が上記絶縁膜材料４の端部１０に接触する
ことによる不良、又は半導体集積回路を半導体集積回路
用パッケージに組立てる際のワイヤーボンディング時に
ボンディングツールが上記絶縁膜拐料の端部１０に接触
してボンディングができない欠点があった。
本発明の目的は、電極パッド部上に絶縁膜が存在せず、
良好な電気試験、ワイヤーボンディングが行なえる半導
体集積回路装置の製造方法を提供することにある。
良好な電気試験、ワイヤーボンディングが行なえる半導
体集積回路装置の製造方法を提供することにある。
本発明の半導体集積回路の製造方法は集積回路素子の形
成された半導体基板表面に高分子層を形成する工程と、
少なくとも該半導体基板上に形成された電極パッド部上
の前記高分子層をエツチング除去し、該電極パッド部の
みを露出させる工程と、該半導体基板に熱処理を施こし
、前記高分子層を硬化させる工程とを有する。詳しくは
、半導体基板上に高分子層を形成後、電極パッド部周端
部と一致するように電極パッド部上のみ除去されたフォ
トレジストを形成する工程と、ウェットエツチングによ
り少なくとも電極パッド部上の高分子層を除去する工程
と、フォトレジストを除去した後熱処理により高分子層
を硬化させる工程とを有している。そのため、電極パッ
ド部には保護膜は形成されず、電極パッド部以外は高分
子層からなる保護膜被覆された構成が得られる。
成された半導体基板表面に高分子層を形成する工程と、
少なくとも該半導体基板上に形成された電極パッド部上
の前記高分子層をエツチング除去し、該電極パッド部の
みを露出させる工程と、該半導体基板に熱処理を施こし
、前記高分子層を硬化させる工程とを有する。詳しくは
、半導体基板上に高分子層を形成後、電極パッド部周端
部と一致するように電極パッド部上のみ除去されたフォ
トレジストを形成する工程と、ウェットエツチングによ
り少なくとも電極パッド部上の高分子層を除去する工程
と、フォトレジストを除去した後熱処理により高分子層
を硬化させる工程とを有している。そのため、電極パッ
ド部には保護膜は形成されず、電極パッド部以外は高分
子層からなる保護膜被覆された構成が得られる。
次に、本発明について図面を参照して説明する。
第１区（ａ）の平面図および第１図ｃｂ＞の断面図に示
すように本発明の半導体集積回路装置の表面を覆う保護
膜は、絶縁膜材料４および高分子材料５からなる二層構
造をなすと共に電極パッド部３上には、形成されない、
以下、本発明の第１の実施例を示す製造方法を図面に従
って説明する。
すように本発明の半導体集積回路装置の表面を覆う保護
膜は、絶縁膜材料４および高分子材料５からなる二層構
造をなすと共に電極パッド部３上には、形成されない、
以下、本発明の第１の実施例を示す製造方法を図面に従
って説明する。
第２図（ａ）に示すように、半導体基板の活性領域内に
トランジスタ、抵抗又はコンデンサ等を形成した後、活
性領域と外部とを接続するための入出力端子、すなわち
下層配線である第１の配線ｌと上層配線である第２の配
線２を組み合わせて電極パッド部３を形成し、さらにプ
ラズマ窒化膜等の高分子材料以外の絶縁材料４を電極パ
ッド部３を除いて約２０００人の厚さに形成する。ここ
で電極パッド部３は、本実施例のように二層配線構造の
半導体集積回路装置の場合は下層および上層配線からな
る二層構造のパッドを設けても良いが、これに限らず一
層配線をパッドとしたもの、あるいは多層配線による複
合構造としたもの等、設計の自由度に応じて多種の構成
を採用できることは言うまでもない。
トランジスタ、抵抗又はコンデンサ等を形成した後、活
性領域と外部とを接続するための入出力端子、すなわち
下層配線である第１の配線ｌと上層配線である第２の配
線２を組み合わせて電極パッド部３を形成し、さらにプ
ラズマ窒化膜等の高分子材料以外の絶縁材料４を電極パ
ッド部３を除いて約２０００人の厚さに形成する。ここ
で電極パッド部３は、本実施例のように二層配線構造の
半導体集積回路装置の場合は下層および上層配線からな
る二層構造のパッドを設けても良いが、これに限らず一
層配線をパッドとしたもの、あるいは多層配線による複
合構造としたもの等、設計の自由度に応じて多種の構成
を採用できることは言うまでもない。
次に第２図（ｂ）に示すように、その上層にポリイミド
等の高分子材料５をスピンオン法により塗布する。そし
て８２図（ｃ）に示すように、フォトレジスト６を塗布
して電極パッド部３を被覆しないように電極パッド部３
の周端部と一致するように、すなわちエツジラインと一
致するようにバターニングする。
等の高分子材料５をスピンオン法により塗布する。そし
て８２図（ｃ）に示すように、フォトレジスト６を塗布
して電極パッド部３を被覆しないように電極パッド部３
の周端部と一致するように、すなわちエツジラインと一
致するようにバターニングする。
次に第２図（ｄ）に示すようにバターニングされたフォ
トレジスト６をマスクにしてウェットエツチングする。
トレジスト６をマスクにしてウェットエツチングする。
このエツチング工程により電極パッド部３が露出される
と共に電極パッド部３周辺の高分子材料５がエツチング
（ザイドエッチ）される。さらにフォトレジスト６を剥
離し、３００〜４００℃の熱処理により、ポリイミド等
の高分子材料５を硬化させることにより第１図（ｂ）に
示す形状となり、所望の半導体集積回路装置を製造する
ことができる。
と共に電極パッド部３周辺の高分子材料５がエツチング
（ザイドエッチ）される。さらにフォトレジスト６を剥
離し、３００〜４００℃の熱処理により、ポリイミド等
の高分子材料５を硬化させることにより第１図（ｂ）に
示す形状となり、所望の半導体集積回路装置を製造する
ことができる。
第３図に本発明の第２の実施例を示す。第１の実施例同
様、絶縁膜材料および高分子材料からなる保護膜を形成
し、第１図（ｂ）の構成を得る。このとき、高分子材料
として感光性を持たせたポリイミド等の高分子材料を使
用する。その後、リソグラフィ技術によりフォトマスク
７を通して光線９を露光する。電極パッド部３のエツジ
ラインと一致するようにフォトマスク７上の薄膜金属材
料８を形成したフォトマスク７を使用するので前記露光
後に感光していない感光性ポリイミド等を解離する現像
液に浸し、さらに３００〜４００℃で焼き固めることに
より、第１図に示すような形状を得ることができ、所望
の半導体集積回路装置を製造することができる。また、
本実施例ではフォトレジストを必要としないので、上記
説明の露光条件を適正条件とすることにより微細なポリ
イミド等のパターニングが可能となる。
様、絶縁膜材料および高分子材料からなる保護膜を形成
し、第１図（ｂ）の構成を得る。このとき、高分子材料
として感光性を持たせたポリイミド等の高分子材料を使
用する。その後、リソグラフィ技術によりフォトマスク
７を通して光線９を露光する。電極パッド部３のエツジ
ラインと一致するようにフォトマスク７上の薄膜金属材
料８を形成したフォトマスク７を使用するので前記露光
後に感光していない感光性ポリイミド等を解離する現像
液に浸し、さらに３００〜４００℃で焼き固めることに
より、第１図に示すような形状を得ることができ、所望
の半導体集積回路装置を製造することができる。また、
本実施例ではフォトレジストを必要としないので、上記
説明の露光条件を適正条件とすることにより微細なポリ
イミド等のパターニングが可能となる。
以上のようにして形成された本発明の半導体集積回路装
置では、電極バッド部に、保護膜が存在しない。また本
発明の保護膜では、ポリイミド等の高分子材料の吸湿性
が高いため、水分の装置内部への浸透を防ぐためにプラ
ズマ窒化膜等め絶縁材料との二層構造となっているが、
吸湿性の低い材料を用いれば一層構造の保護膜も実現で
きる。
置では、電極バッド部に、保護膜が存在しない。また本
発明の保護膜では、ポリイミド等の高分子材料の吸湿性
が高いため、水分の装置内部への浸透を防ぐためにプラ
ズマ窒化膜等め絶縁材料との二層構造となっているが、
吸湿性の低い材料を用いれば一層構造の保護膜も実現で
きる。
以上説明したように本発明は従来保護膜としていた高分
子材料以外の絶縁材料の代りにポリイミド等の高分子材
料を半導体集積回路装置の保護膜とすることにより、従
来の構造で問題となっていたウェハー状態での電気試験
時の不良又は半導体集積回路を半導体集積回路用パッケ
ージに組立る時の不良を皆無にできる効果がある。
子材料以外の絶縁材料の代りにポリイミド等の高分子材
料を半導体集積回路装置の保護膜とすることにより、従
来の構造で問題となっていたウェハー状態での電気試験
時の不良又は半導体集積回路を半導体集積回路用パッケ
ージに組立る時の不良を皆無にできる効果がある。
第１図（ａ）は１本発明による半導体集積回路装置の平
面図、第１図（ｂ）は第１図（ａ）のＡ−Ａ’部部面面
図第２図（ａ）〜（ｄ）は第１の実施例の説明図、第３
図は第２の実施例の説明図、第４図（ａ）は従来技術の
実施例の平面図、第４図（ｂ）は第４図（ａ）のＢ−Ｂ
’部部面面図ある。 １・・・・・・第１の配線、２・・・・・・第２の配線
、３・・・・・電極パッド部、４・・・・・・絶縁材料
、５・・・・・・高分子材料、６・・・・・・フォトレ
ジスト、７・・・・・・フォトマスク、８・・・・・・
薄膜金属材料、９・・・・・・光線、１０・・・・・・
端部。 代理人 弁理士 内 原 昔 年１ 図 半 ２ｍ 葬４ 区Ｃ（１） 茅４ 閏Ｃす
面図、第１図（ｂ）は第１図（ａ）のＡ−Ａ’部部面面
図第２図（ａ）〜（ｄ）は第１の実施例の説明図、第３
図は第２の実施例の説明図、第４図（ａ）は従来技術の
実施例の平面図、第４図（ｂ）は第４図（ａ）のＢ−Ｂ
’部部面面図ある。 １・・・・・・第１の配線、２・・・・・・第２の配線
、３・・・・・電極パッド部、４・・・・・・絶縁材料
、５・・・・・・高分子材料、６・・・・・・フォトレ
ジスト、７・・・・・・フォトマスク、８・・・・・・
薄膜金属材料、９・・・・・・光線、１０・・・・・・
端部。 代理人 弁理士 内 原 昔 年１ 図 半 ２ｍ 葬４ 区Ｃ（１） 茅４ 閏Ｃす
Claims (1)
- 集積回路素子の形成された半導体基板表面に高分子層を
形成する工程と、少なくとも該半導体基板上に形成され
た電極パッド部上の前記高分子層をエッチング除去し、
該電極パッド部のみを露出させる工程と、該半導体基板
に熱処理を施し、前記高分子層を硬化させる工程とを有
することを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1019103A JPH02199835A (ja) | 1989-01-27 | 1989-01-27 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1019103A JPH02199835A (ja) | 1989-01-27 | 1989-01-27 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02199835A true JPH02199835A (ja) | 1990-08-08 |
Family
ID=11990146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1019103A Pending JPH02199835A (ja) | 1989-01-27 | 1989-01-27 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02199835A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9159654B2 (en) | 2011-09-01 | 2015-10-13 | Mitsubishi Electric Corporation | Semiconductor device |
-
1989
- 1989-01-27 JP JP1019103A patent/JPH02199835A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9159654B2 (en) | 2011-09-01 | 2015-10-13 | Mitsubishi Electric Corporation | Semiconductor device |
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