JPH02201276A - 複数モードのテスト装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は半導体回路、より具体的に言えば、公知のシフ
トレジスタ・ラッチを使用したレベル・センシティブ・
スキャン・デザイン（ＬｅｖｅｌＳｅｎｓｉｔｉｖｅ　
５ｃａｎ　Ｄｅｓｉｇｎ　）　（電圧レベルを感知する
走査方式）（以下ＬＳＳＤと言う）のような走査技術を
含む回路に関する。

Ｂ、従来の技術 パルスのエツジを感知するのではなく、パルスの電圧レ
ベルを感知するＬＳＳＤのテスト技術を使用した多くの
回路が知られているが、プロセッサ型の論理回路のよう
な半導体回路の相対的な完全テストを全体的に与えるた
めには、テストに使用する目的だけのために多くのテス
ト用のパッド、またはテスト用のピンを必要とする非常
に複雑な回路を使用しなければならない、半導体チップ
上に益々高い回路密度が要求される最近の技術傾向から
見て、テスト用の複雑な回路の多数のパッドとかピンを
設けるスペースを確保することは容易ではない。

本出願人に係る米国特許第４４８８２５９号にはチップ
の成る種の機能をテスト、または制御するために使用す
る多数の入／出力パッドを成る程度まで減少する入／出
力シフトレジスタが開示されている。

米国特許第３７７１１３１号はコンピュータ・システム
の間に設けられたテスト・ポイント上のデータをラッチ
するためにレジスタを用いた装置であって、コンピュー
タで監視し、且つ診断する装置が開示されている。

米国特許第４１６７７８０号は診断的なチエツクを遂行
するのに使用される走査式の入力方式及び走査式の出力
方式のレジスタを開示している。

１９８２年のテストに関する国際会議の会報（Ｐｒｏｃ
ｅｅｄｉｎｇ　ｏｆ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｔ
ｅ５ｔ　Ｃｏｎｆｅｒｅｎｃｅ　）コモニドスキー（Ｄ
、　Ｋｏｍｏｎｙｔｓｋｙ　）のｒＬＳＳＤｔ−使用し
たＬＳＩの自己テスト及び記号の分析」（ＬＳＩ　５ｅ
ｌｆ−Ｔｅｓｔ　Ｕｓｉｎｇ　Ｌｅｖｅｌ　５ｅｎｓｉ
ｔｉｖｅ　ＳｃａｎＤｅｓｉｇｎ　ａｎｄ　Ｓｉｇｎａ
ｔｕｒｅ　Ａｎａｌｙｓｉｓ　）と題する文献の４１４
頁乃至４２４頁には、ＬＳＳＤによるチップの一次入力
及び内部シフトレジスタ・ラッチに適用できる内部的に
ランダムに発生される擬似パターンを使用したビルト・
インの自己テスト方法が記載されている。

Ｃ０発明が解決しようとする問題点 本発明の目的は、走査式のテスト技術、即ちＬＳＳＤの
テスト技術による新規な回路を提供することにあり、本
発明の回路は、デザインが簡単であるにも拘らず半導体
チップの回路全体のテストをすることができ、テスト用
のパッド、またはピンの数が非常に少なく、テスト動作
の遅延が小さく、そして複雑で高価なテスト装置を必要
としない。

Ｄ０問題点を解決するための手段 本発明の複数モードのテスト装置は、第１、第２及び第
３のセレクタ手段と、単一のシフトレジスタ・ラッチと
を含んでおり、標準的なＬＳＳＤを用いた決定用テスト
を用いるのが好ましい、上記のセレクタ手段の各々は、
出力端子に接続された第１及び第２の回路のうちの１方
の回路を選択するための制御回路を持っており、そして
上記のシフトレジスタ・ラッチは第１及び第２の入力ポ
ートと出力端子を持ついる。第１のセレクタ手段と第２
のセレクタ手段の第１の通路は、テスト中の論理回路の
データ出力端子に接続されており、第３のセレクタ手段
の出力は、テスト中の論理回路のデータ入力端子に接続
されている。ドライバ回路は、第１のセレクタ手段の出
力に接続されている入力端子と、入／出力端子に接続さ
れている出力端子とを有しており、そして、入／出力端
子は、第３のセレクタ手段の第１通路と、第２のセレク
タ手段の第２の通路とに接続されている。シフトレジス
タ・ラッチの第１の入力ポートは第２のセレクタ手段の
出力に接続されており、第２の入力ポートは走査データ
入力手段に接続されており、そして、シフトレジスタ・
ラッチの出力は第１及び第３のセレクタ手段の第２の通
路に接続されている。

Ｅ、実施例 第１図は本発明の複数のモードを持つテスト装置の実施
例を示すブロック図である０本発明のテスト・システム
の実施例の回路は、制御電極、即ちゲート電極を有し、
且つ対角線を持つ矩形によって示されているＣＭＯ５半
導体技術で作られたＰチャンネル電界効果トランジスタ
と、制御電極、即ちゲート電極を有し、且つ対角線を持
たない矩形によって示されているＮチャンネル電界効果
トランジスタを含んでいる。

第１図に示した本発明の複数のモードを持つテスト装置
は、シリコンで作られた半導体チップ、即ち半導体の基
板１０を含んでおり、基板１０は、入力データ端子ＩＤ
、出力データ端子ＯＤ及びラッチされたデータ端子ＬＤ
を有する例えばプロセッサ型の論理回路１２と、複数モ
ードのテスト回路１４と、入／出力パッド、即ち入／出
力端子Ｉ１０が設けられている。複数モードのテスト回
路１４は、論理回路１２の出力データ端子ＯＤに接続さ
れている第１の入力端子ＤＯと、第２の入力端子Ｄ１と
、出力端子０とを有する破線で囲まれた第１のセレクタ
回路であるセレクタ１を含んでいる。３状態ドライバＴ
ＳＤは、セレクタ１の出力０に接続された入力と、入／
出力端子Ｉ１０に接続された出力と、論理回路１２で発
生されるパルスが必要に応じて印加される制出力切換え
制御端子ＯＥとを含んでいる。シフトレジスタ・ラッチ
１６は、シフトレジスタ・ラッチ１６の第１段Ｌ１と、
第１段Ｌ１の出力Ｘに接続された入力を有するシフトレ
ジスタの第２段Ｌ２とを含んでいる。第１段Ｌ１は、走
査ポートとも称される第１の入力ポート■と、データ・
ポートとも称される第２の入力ポートＤとを含んでおり
、第１の入力ポート■は端子Ａに印加される走査制御用
のＡクロック・パルスの制御の下で走査データ入力パル
スを受は取り、第２の入力ポートＤは、端子Ｃに印加さ
れる走査制御用のＣクロック・パルスの制御の下で回路
からのデータ信号を受は取る。第１の入力ポートＩは半
導体チップの論理回路、あるいは他の回路を刺激するた
めのテスト用の目的だけに用いられるが、第２の入力ポ
ートはチップの論理回路からの信号を監視するためのテ
ストの間と、通常の動作の闇との両方で使用される。シ
フトレジスタの第１段Ｌ１の出力Ｘに接続されている入
力を持つ第２段Ｌ２は、端子Ｂに印加される走査制御用
のＢクロック・パルスで制御される。

シフトレジスタ・ラッチ１６の第２段Ｌ２の出力端子Ｙ
は、第１のセレクタ１の第２の入力端子Ｄ１と、論理回
路１２の、ラッチされたデータ端子ＬＤと、シフトレジ
スタ・ラッチのチエイン中の次のシフトレジスタの第１
の入力ポート■か、または、入／出力パッドを介して任
意の既知の信号テスト装置に接続される走査データ出力
端子ＳＤＯに接続される。

第１図にセレクタ２として示した第２のセレクタ回路は
、論理回路１２の出力データ端子ＯＤに接続された第１
の入力端子ＤＯと、第２の入力端子Ｄ１を有している。

セレクタ２の出力０は、シフトレジスタ・ラッチ１６の
第１段Ｌ１の第２の入力ポートＤに接続されている。第
１図にセレクタ３として示した第３のセレクタ回路は、
第１の入力端子ＤＯと、シフトレジスタ・ラッチ１６の
第２段Ｌ２の出力Ｙに接続された第２の入力端子Ｄ１と
、論理口ｗ！１２の入力データ端子！Ｄに接続された出
力端子０とを持っている。第１図にレベル検出と表示さ
れたブロックのレベル検出回路は、人力／出力端子Ｉ１
０に接続された入力と、セレクタ３の第１の入力端子Ｄ
ｏ及びセレクタ２の第２の入力端子Ｄ１に接続された出
力とを持っている。レベル検知回路は、単に月並なＣＭ
ＯＳインバータか、または任意の公知の電圧レベルのコ
ンバータでよい、必要に応じて、単に１対のＣＭＯＳイ
ンバータでよいバッファ回路を、セレクタ３の出力端子
０と論理回路１２の入力データ端子ＩＤとの間に挿入す
ることが出来る。

３個のセレクタ、即ちセレクタ１、セレクタ２及びセレ
クタ３、またはマルチプレクサ回路は、第１図に示した
ような０ＭＯ３技術によって作ることが出来る。セレク
タ回路は、第１の入力端子ＤＯ及び出力端子Ｏとの間に
接続された第１のＮチャンネル電界効果トランジスタＮ
１と、Ｎチャンネル電界効果トランジスタＮ１に対して
並列に接続された第１のＰチャンネル電界効果トランジ
スタＰ１とを持つ第１の通路、即ち第１のパス・ゲート
１８と、第２の入力端子Ｄ１及び出力端子Ｏとの闇に接
続された第２のＮチャンネル電界効果トランジスタＮ２
と、Ｎチャンネル電界効果トランジスタＮ２に対して並
列に接続された第２のＰチャンネル電界効果トランジス
タＰ２とを持つ第２の通路、即ち第２のパス・ゲート２
０とを含んでいる。インバータ２２は、例えば＋５ボル
トの電圧を持つ電源ＶＤＤと接地電位のような基準電圧
点との闇で、直列的な配列で接続されている第３のＰチ
ャンネル電界効果トランジスタＰ３と第３のＮチャンネ
ル電界効果トランジスタＮ３とを含んでいる。インバー
タ２２の出力端子ＯＴは、第１のＮチャンネル電界効果
トランジスタＮ１の制御電極と、第２のＰチャンネル電
界効果トランジスタＰ２の制御電極とに接続されている
。制御パルスは、第１及び第３のＰチャンネル電界効果
トランジスタＰ１及びＰ３の制御電極と、制御回路とし
て動作する第２及び第３のＮチャンネル電界効果トラン
ジスタＮ２及びＮ３とに接続されている端子Ｓ１に印加
される。この型の回路は１９８８年１２月５日に出願さ
れた米国特許出願第２８００７１号に記載されている。

セレクタ１と同じように、セレクタ２は制御端子Ｓ２を
持ち、セレクタ３は制御端子５３ｔ−持っていることは
注意を要する。これらの制御端子Ｓ１、Ｓ２及びＳ３は
別個に動作することも出来るし、または、必要に応じて
、それらの内の２個を共に接続して、幾つかの異なった
モードの任意のモードで、本発明の複数モードのテスト
装置を動作することが出来る。この回路は０ＭＯ５のパ
ス・ゲート１８及び２０を使用しているので、信号がパ
ス・ゲートを通過する時の遅延時間は、例えば０．１ナ
ノ秒のように極めて小さな時間であることは注意を払う
必要がある。

また、第１図に示されているように、半導体チップ１０
と同じような第２の半導体チップ、即ち基板１０′があ
り、基板１０′上に入力データ端子ＩＤ’及び出力デー
タ端子ＯＤ’　を持つメモリ回路１２′と、複数モード
のテスト回路１４と同じ複数モードのテスト回路１４′
と、半導体チップ、即ち基板１０上の入／出力端子Ｉ１
０に接続されている入／出力端子Ｉ　１０’　とが形成
されている。

次に、第２図及び第３図に示されたパルス図形を参照し
て、本発明の複数モードのテスト装置の動作を以下に説
明する。第２図を参照すると、シフトレジスタ・ラッチ
１６の第１段Ｌ１及び第２段Ｌ２の７個の端子、即ち■
、Ａ、Ｄ％Ｃ，Ｘ。

Ｂ及びＹに現われる種々の電圧を縦軸にし、時間の経過
を横軸にしたパルスの系列が示されている。

第２図から理解できるように、ｔ１時間において、端子
菫の走査データの入力信号は低位であり、そして端子Ｘ
の電圧は、クロックＡが高位に転じた時に低位に転じる
か、または低位に留まり、そして、ｔ２時間において、
端子Ｙの電圧は、クロックＢが高位に転じた時に低位に
転じるか、または低位に留まる。クロックＡがオフに転
じた後、端子Ｉの走査データの入力信号は高位に転じ、
そしてｔ３時間において、クロックＡは再度、高位に転
じ、端子Ｘの電圧も高位に転じる。ｔ４時間において、
クロックＢが再度、高位に転じた時、端子Ｙの電圧も高
位に転じる。ｔ５時間において、端子りのデータ入力信
号が低位になり、且つクロックＣが高位になった時、端
子Ｘの電圧は低位に転じ、そして、ｔ６時間において、
クロックＢが高位になると、端子Ｙの電圧も低位に転じ
る。

ｔ６時間の後、端子りのデータ入力信号が高位に転じ、
そしてｔ７時間においてクロックＣが再度、高位に転じ
た時、端子Ｘの電圧もまた高位に転じる０次に、時間ｔ
８において、クロックＢが高位に転じた時、端子Ｙの電
圧も同様に高位に転じる。

要約すると、端子Ａに印加されたクロック・パルスは、
端子Ｉに印加された走査データ入力信号を端子Ｘで捕捉
して保持し、そして、端子Ｂに印加されたクロック・パ
ルスは、端子Ｘに印加された信号を端子Ｙにで捕捉して
保持し、そしてまた、端子Ｃに印加されたクロック・パ
ルスは、端子りに印加されたデータ入力信号を端子Ｘで
捕捉して保持する。このようにして、データ入力信号及
び走査データ入力信号は、第１図に示された本発明の複
数モードのテスト装置中の単一のシフトレジスタ・ラッ
チ１６を介して通過される。ＬＳＳＤのシフトレジスタ
・ラッチは、１つのラッチの段Ｌ２の出力端子Ｙを、走
査データ入力端子、即ち次のラッチの第１段Ｌ１のピン
である端子■に接続することによって、シフトレジスタ
、即ち走査通路となるように接続されていることは注意
を要する。このように接続されたシフトレジスタのチエ
インが１つの走査通路を形成する。データ信号は、端子
Ａの第１のクロック・パルスを各ラッチに転送し、次に
端子Ｂのクロック・パルスを各ラッチに転送することに
よって、１つのラッチから次のラッチへ、走査通路を通
ってシフトされる。

本発明の複数モードのテスト装置の多様性のために、ラ
ッチ全体で構成される走査通路は、境界走査シフトレジ
スタと呼ばれる。

本発明の複数モードのテスト装置の動作において、単一
のシフトレジスタ・ラッチは、（ａ）チップの信号入力
を制御し、そして内部論理回路１２のようなオン・チッ
プ回路（その半導体チップに設けられた回路）のテスト
用のチップ信号出力を監視する能力と、（ｂ）オフ・チ
ップ回路（その半導体チップ以外に設けられた回路）の
駆動データを供給し、そして半導体チップ１０′上のメ
モリ回路のようなオフ・チップ回路をテストするための
オフ・チップ受信データを監視する能力とを持つ境界走
査シフトレジスタの一部であると考えることが出来る。

第１図に示した本発明の複数モードのテスト装置は、セ
レクタ１．２及び３の制御端子Ｓ１、Ｓ２及びＳ３に適
当な制御電圧を印加することによって、少なくとも４個
の異なった動作モードで動作させることが出来る。高電
位の制御電圧を、例えば＋５ボルトとして、論理値１で
表し、低電位の制御電圧を、例えば接地電位、即ち０ボ
ルトとして論理値Ｏで表わすことによって、５１＝０は
制御端子Ｓ１が低電位であ５１＝１は制御端子Ｓ１が高
電位であると決めることが出来る。

５１＝０であり且つ５３＝Ｏである第１の動作モードに
おいて、本発明のシステムは、通常の１１０回路として
動作すると共に、次のような付加的な動作を行う、この
付加的な動作とは、５２＝０によって、出力データは、
内部論理回１！＆１２によって後で使用できるようにラ
ッチされ、そして、５２＝１によって、入／出力パッド
Ｉ１０のデータが、内部論理回路１２によって後で使用
できるようにラッチされる動作である。３状態ドライバ
ＴＳＤの制御端子ＯＲに与えられた出力切換え制御電圧
が０ボルトの低電位にある時、３状態ドライバＴＳＤは
入／出力パッドＩ１０から切り離されるので、データ信
号は、例えば第１図のシステムの半導体チップ１０′の
ような離れたチップ上の外部データ源から印加すること
が出来る。レベル検出回路は、データ信号を検出し、そ
してそのデータ信号を論理回路１２の入力データ信号と
して、論理回路１２の入力データ端子ＩＤへ転送する。

８状態ドライバＴＳＤの端子ＯＥの出力切換え制御電圧
が高電位、例えば＋５ボルトにある時、３状態ドライバ
ＴＳＤは、論理回路１２からの出力データ信号を入／出
力パッド！１０に転送するので、このデータ信号は第１
図に示された半導体チップ１０′、または回路カードの
ような離れた回路の相互接続線を介して監視することが
出来る。

従って、入／出力パッドＩ１０の使用は、時間的な多重
化が出来ること、換言すれば、パッドＩ１０の使用は、
チップ１０の内部論理回路１２にデータを入力するのに
動作時間の一部を使用し、そして、チップ１０の論理回
路１２からのデータを、チップ１０′のような他のチッ
プ上に位置している回路に出力するために動作時間の一
部を使用するような時間的な多重化を可能とすることが
理解できる。

５１＝１、Ｓ２：０そして５３＝０である第２のモード
の動作において、本発明のテスト装置は、通常の入力回
路と間違した回路であって、データがラッチされる出力
回路として動作する。出力データは、セレクタ１及び３
状態ドライバＴＳＤを通って入／出力パッドＩ１０に転
送される前に、シフトレジスタ・ラッチ１６中にラッチ
される。この第２モードの動作において、第１モードの
動作の場合と同じように、セレクタ３は、信号がレベル
検出回路を通過した後、入／出力パッドＩ１０からの信
号を、入力端子ＤＯから出力端子０に伝送する。

第２モードの動作を、より良く理解するために、第３図
を参照して回路動作を説明する。第３図に示されたよう
に、論理回路１２の端子ＯＤの出力データが低電位であ
り、セレクタ２の端子ＤＯが選択（Ｓ２＝Ｏなので）さ
れ、モしてｔ１時間でクロックＣが高電位に転じた場合
、段Ｌ１の出力端子Ｘの電圧は低電位に転じ、そしてｔ
２時間において、クロックＢが高電位に転じた時、論理
回ｗ！１２のデータをラッチする端子の電圧と同じよう
に、段Ｌ２の出力端子Ｙも低電位になる。３状態ドライ
バＴＳＤの出力切換え制御端子ＯＥの電圧が高電位に転
じ、セレクタ１の入力端子Ｄ１が選択（Ｓ１＝１なので
）された場合、入／出力パッドＩ１０の電圧は低電位に
転じる。ｔ１時間でクロックＣが低電位に転じた後、出
力端子ＯＤの出力データが高電位に転じ、且つｔ４時間
でクロックＣが高電位に転じた時、シフトレジスタ・ラ
ッチの第１段Ｌ１の出力端子Ｘの電圧は高電位になり、
そして、ｔ５時間でクロックＢが高電位に転じた時、入
／出力パッドＩ１０の電圧も高電位になる。出力端子Ｏ
Ｄの出力データがｔ５時間で再度低電位に転じ、且つｔ
６時間でクロックＣが高電位に転じた時、出力端子Ｘの
電圧は低電位になり、そして、クロックＢが高電位に転
じた時、データをラッチする端子ＬＤの電圧は１７時間
で高電位に転じる。セレクタ１の入力端子Ｄ１が選択さ
れており、且つ入力端子ＯＥの出力切換え制御パルスは
依然としてオンだから、入／出力パッドＩ１０の電圧も
低電位に転じる。要約すると、５１＝１．５２＝０及び
５３＝０の場合、第１図に示した本発明のシステムはラ
ッチ式の出力回路として動作すると言うことである。セ
レクタ２は、出力端子ＯＤからの出力データが印加され
る端子ＤＯを選択する。クロックＣにおいて、シフトレ
ジスタ・ラッチ１６の第１段Ｌ１の出力端子Ｘの出力デ
ータの電圧レベルが捕捉され保持される。

セレクタ１は出力端子Ｙ、即ちラッチされたデータ端子
ＬＤに接続されている端子Ｄ１を選択する。

出力切換え制御端子ＯＥが高電位、即ちバイナリ１であ
る時、３状態ドライバＴＳＤはラッチされたデータ七入
／出力パッドＩ１０に転送する。

５２＝１で、且つ５２＝１の状態にある第３モードの動
作において、本発明のシステムは、入／出力パッド１１
０に接続された外部配線のテストをするための相互接続
テスト回路として機能する。

半導体チップ１０′上の回路のような外部回路から、入
／出力パッドＩ１０に印加されたデータ信号は、シフト
レジスタ・ラッチ１６中に蓄えることが出来、そしてチ
エツク用のシフトレジスタ・ラッチ１６の走査通路を通
して走査される。入／出力パッドＩ１０の電圧を制御す
るために、バイナリＯまたはバイナリ１が、入力端子■
上進ってシフトレジスタ・ラッチ１６により走査され、
セレクタ１の入力端子Ｄｌｔ−通過し、そして３状態ド
ライバＴＳＤによって入／出力パッドＩ１０に転送する
ことが出来る。入／出力パッドＩ１０上の外部接続線を
テストするために、パッドＩ１０上の信号レベルを監視
することと、信号レベルをパッドＩ１０に強制すること
との両方が必要である。セレクタ２は、パッドＩ１０か
らレベル検出回路を通る信号を受は取る端子Ｄ１を選択
する。

パッド！１０に印加された信号は、レベル検出回路とセ
レクタ２を通過した後、クロックＣパルス及びクロック
ロパルスによってシフトレジスタ・ラッチ１６の出力端
子Ｙに蓄えられる。クロックＣパルス及びクロックロパ
ルスは、端子Ｙの信号を、走査通路の次の位置に進ませ
る。

所望の信号レベル七入／出力パッドＩ１０に強制するた
めに、テスト値Ｏ１または１が入力端チエの走査通路を
通ってシフトレジスタ・ラッチ１６中でシフトされる。

セレクタ１はシフトレジスタ・ラッチ１６のラッチされ
たデータ端子ＬＤ、または端子Ｙから、ラッチされたデ
ータを通過するために端子Ｄ１ｔ′選択し、モして３状
態ドライバＴＳＤは、端子ＯＥの電圧が高電位である時
、入／出力パッドＩ１０にその値を転送する。

Ｓｌの電圧には間係なく、５２＝０で、５３＝１の状態
にある第４のモードの動作において、本発明のシステム
は、内部論理回路１２のビルト・インの自己テスト用の
システムか、または減少されたビン数でのテスト用のシ
ステムに構成される。

出力データは、シフトレジスタ・ラッチ１６の出力端子
Ｙに蓄えられ、そして、シフトレジスタ・ラッチ走査通
路を通して監視するために走査される。また、論理回路
１２に刺激を与えるために、データをシフトレジスタ・
ラッチ１６中で走査することも可能である。ビルト・イ
ン自己テストか、または減少されたビン数によるテスト
の何れかを行う場合、内部論理回路１２の端子ＯＤから
の出力データが監視出来ることと、論理回路１２の端子
ＬＤ及びＩＤにおいてへカデータを制御することが出来
ることとが必要である。セレクタ２は、端子ＯＤからの
出力データの電圧レベルが印加される端子ＤＯを選択す
る。この電圧レベルは次に、クロックＣパルス及びクロ
ックロパルスの助けによってシフトレジスタ・ラッチ１
６を通過する。

次に、信号を監視するために、クロックＡ及びＢパルス
が走査通路を通して信号を転送する。ビルト・イン・テ
ストの場合、走査通路は記号圧縮レジスタに信号を供給
する。多数の監視の結果が記号に圧縮される。論理回路
の端子１０における入力データを制御するために、テス
ト値０、または１が走査通路を通ってシフトレジスタ・
ラッチ１６中でシフトされる。セレクタ３は、シフトレ
ジスタ・ラッチ１６の端子Ｙにおいてラッチされている
データに接続された端子Ｄ１を選択し、そしてテスト値
を論理回路１２中に転送する。減少されたビン数による
テストにおいて、テストに必要なピンは、シフトレジス
タ・ラッチのチエインの最初のラッチに接続されている
走査データ入力（１）用のピンと、ラッチのチエインの
最後のラッチに接続されている走査データ出力（ＳＤＯ
）用のピンだけである。

半導体チップ１０上に与えられた回路１４のような複数
モードのテスト回路の多重性は、チップ全体のテストに
使用することができることには、注意を払う必要がある
。又、単一の複数モードのテスト回路１４はチップ１０
上の入／出力パッドＩ１０に接続されるチップ１０′の
ような他のチップ上に設けられた多数の回路系、論理回
路、またはメモリをテストすることを援助するのに用い
ることが出来る。

本発明の複数モードのテスト装置の上述の実施例の説明
から、本発明の特徴、即ち（ａ）内部論理回路への入力
を制御し、または内部論理回路からの出力を監視するた
めの走査可能のラッチが与えられること、（ｂ）入／出
力パッドに印加されるデータを監視し、または入／出力
パッドにデータを与えるための走査可能のラッチが与え
られること、（ｃ）通常の動作のためのラッチを取り巻
いてバイパスする伝播遅延が小さいことなどの特徴が理
解出来た。また、従来のテスト装置は、１つ、または２
つのテストしか行うことが出来なかったけれども、本発
明のテスト装置は、半導体チップの空間の使用が非常に
小さいにも拘らず従来よりも追かに多くのテストが出来
ることには注意を喚起する必要がある。更に、本発明の
回路を使用した境界走査、またはオン・チップ自己テス
トを実行することによって、使用されるテスターが複雑
になるのを軽減し、コストの減少を計ることが出来る。

出荷した集積半導体回路チップの品質の向上は、完成品
の全体のコストを低下する０本発明により、オフ・チッ
プ駆動回路のテスト及び性質が単純化される。また、本
発明によって、オフ・チップの配線及び回路のテストを
その場で行うことを可能とする。

Ｆ８発明の詳細 な説明したように、本発明はデザインが簡単であるにも
拘らず半導体チップの回路全体のテストをすることがで
き、テスト用のパッド、またはピンの数が弊常に少なく
、テスト動作の遅延が小さく、そして複雑で高価なテス
ト装置を必要としないＬＳＳＤのテスト技術によって新
規な回路を提供する。

【図面の簡単な説明】

第１図は本発明のテスト装置のブロック図、第２図は本
発明のテスト装置に用いられるシフトレジスタ・ラッチ
の動作を説明するために用いられるパルスのタイミング
図、第３図は本発明のテスト装置の１つのモードを説明
するのに用いられるパルスのタイミング図である。 １０．１０′・・・・半導体チップ、１２・・・・内部
論理回路、１２′・・・・メモリ回路、１４．１４′・
・・・複数モードのテスト回路、１６・・・・シフトレ
ジスタ・ラッチ、１８・・・・セレクタの第１の通路、
２０・・・・セレクタの第２の通路、ＤＯ・・・・セレ
クタの第１の入力端子、Ｄｌ・・・・セレクタの第２の
端子、０・・・・セレクタの出力端子、Ｉｌｏ、■１０
′・・・・入／出力端子、ＯＤ・・・・出力データ端子
、！Ｄ・・・・入力データ端子、ＬＤ・・・・ラッチさ
れたデータ端子、■・・・・シフトレジスタ・ラッチの
第１の入力ポート（走査データ入力端子）、Ｄ・・・・
シフトレジスタ・ラッチの第２の入力ポート（データ入
力端子）ＯＥ・・・・出力切換え制御端子。 第２図 第１図 第３図

Claims (4)

【特許請求の範囲】
1. （１）（ａ）出力端子に接続されている第１及び第２の
   通路の内の１つを選択するための制御回路を持つている
   第１、第２及び第３のセレクタ手段と、（ｂ）上記第１
   のセレクタ手段の第１の通路及び上記第２のセレクタ手
   段の第１の通路に接続された出力データ端子と、 （ｃ）上記第３のセレクタ手段の出力端子に接続された
   入力データ端子と、 （ｄ）上記第３のセレクタ手段の第１の通路及び上記第
   ２のセレクタ手段の第２の通路に接続された入／出力端
   子と、 （ｅ）上記第１のセレクタ手段の出力に接続された入力
   端子と、上記入／出力端子に接続された出力端子とを有
   するドライバと、 （ｆ）クロック手段と、第１及び第２の入力ポートと、
   出力端子とを有するシフトレジスタ・ラッチとを具備し
   、 （ｆ−１）上記第１の入力ポートは上記第２のセレクタ
   手段の出力端子に接続されていること、上記第２の入力
   ポートは走査データ入力手段に接続されていること、上
   記シフトレジスタ・ラッチの出力は、上記第１のセレク
   タ手段の第２の通路及び上記第３のセレクタ手段の第２
   の通路に接続されていることとを備えた、 複数モードのテスト装置。
2. （２）（ａ）第１の半導体チップと、 （ｂ）複数モードのテスト回路と、 （ｃ）入力データ端子及び出力データ端子を持つ論理回
   路を有すること、上記端子は上記複数モードのテスト回
   路に接続されていること、 （ｄ）入／出力パッドを有すること、そして上記テスト
   回路、上記論理回路及び上記入／出力パッドは上記半導
   体チップ上に設けられていることとを具備し、 上記複数モードのテスト回路は、 （ｂ−１）第１、第２及び第３のセレクタ手段を有する
   こと、そして各セレクタ手段は出力端子に接続されてい
   る第１及び第２の通路の内の１つを選択するための制御
   回路を持つていること、上記出力データ端子は上記第１
   のセレクタ手段の上記第１の通路及び上記第２のセレク
   タ手段の第１の通路に接続されていること、上記入力デ
   ータ端子は上記第３のセレクタ手段の出力端子に接続さ
   れていること、上記入／出力パッドは上記第３のセレク
   タ手段の第１の通路及び上記第２のセレクタ手段の第２
   の通路に接続されていること、 （ｂ−２）上記第１のセレクタ手段の出力端子に接続さ
   れた入力端子と、上記入／出力パッドに接続された出力
   端子とを持つドライバ回路を有すること、 （ｂ−３）クロック手段と、第１及び第２の入力ポート
   と、出力端子とを持つシフトレジスタ・ラッチを有する
   こと、 （ｂ−４）上記第１の入力ポートは上記第２のセレクタ
   手段の出力端子に接続されていること、上記第２の入力
   ポートは走査データ入力手段に接続されていること、上
   記シフトレジスタ・ラッチの出力端子は上記第１のセレ
   クタ手段の第２の通路及び上記第３のセレクタ手段の第
   ２の通路に接続されていることとを備えた、 複数モードのテスト装置。
3. （３）（ａ）出力端子と、一端が上記出力端子に接続さ
   れた第１及び第２の回路と、該第１及び第２の回路のう
   ちの１つを選択するための制御回路とを有する第１、第
   ２及び第３のセレクタ手段と、（ｂ）上記第１のセレク
   タ手段の第１の回路に接続され且つ上記第２のセレクタ
   手段の第１の回路に接続された出力データ端子と、上記
   第３のセレクタ手段の出力端子に接続された入力データ
   端子と、ラッチされたデータ端子とを有する論理回路と
   、 （ｃ）上記第３のセレクタ手段の第１の回路及び上記第
   ２のセレクタ手段の第２の回路に接続された入／出力端
   子と、 （ｄ）出力切換え制御端子と、上記第１のセレクタ手段
   の出力端子に接続された入力端子と、上記入／出力端子
   に接続された出力端子とを有するドライバ回路を有する
   こと、 （ｅ）第１及び第２の入力ポートと、出力端子と、クロ
   ック手段とを持つシフトレジスタ・ラッチとを具備し、 （ｅ−１）上記第１の入力ポートは上記第２のセレクタ
   手段の出力端子に接続されていること、上記第２の入力
   ポートは走査データ入力手段に接続されていること、上
   記シフトレジスタ・ラッチの出力端子は上記第１のセレ
   クタ手段の第２の回路、上記第３のセレクタの第２の回
   路及びラッチされたデータ端子とに接続されていること
   とを備えた、複数モードのテスト装置。
4. （４）（ａ）第１の半導体チップと、 （ｂ）第１の複数モードのテスト回路と、 （ｃ）入力データ端子と、上記第１の複数モードのテス
   ト回路に接続されている出力端子とを有する第１のデー
   タ回路と、 （ｄ）上記第１の複数モードのテスト回路に接続されて
   いる第１の入／出力端子を有すること、上記第１の複数
   のテスト回路、上記第１のデータ回路及び上記第１の入
   ／出力端子は上記第１の半導体チップ上に配列されてい
   ること、 （ｅ）第２の半導体チップと、 （ｆ）第２の複数モードのテスト回路と、 （ｇ）入力データ端子と、上記第２の複数モードのテス
   ト回路に接続されている出力端子とを有する第２のデー
   タ回路と、 （ｈ）上記第２の複数モードのテスト回路に接続されて
   いる第２の入／出力端子を有すること、上記第２の複数
   のテスト回路、上記第２のデータ回路及び上記第２の入
   ／出力端子は上記第２の半導体チップ上に配列されてい
   ることとを具備し、上記第１及び第２の複数モードのテ
   スト回路の少なくとも１方の回路は、 （ｉ）第１、第２及び第３のセレクタ手段を有すること
   、そして各セレクタ手段は出力端子に接続されている第
   １及び第２の通路のうちの１方を選択するための制御回
   路手段を持つていること、（ｊ）上記第１のセレクタ手
   段の出力端子に接続された入力端子と、上記入／出力端
   子の内の１つに接続されている出力端子を有するドライ
   バ回路と、 （ｋ）第１及び第２の入力ポートと、出力端子と持つシ
   フトレジスタ・ラッチを有すること、上記第１の入力ポ
   ートは上記第２のセレクタ手段のうちの１方のセレクタ
   手段の出力端子に接続されていること、上記第２の入力
   ポートは走査通路入力手段に接続されていること、上記
   シフトレジスタ・ラッチの出力は上記第１及び第２のセ
   レクタ手段の第２の通路のうちの１方の通路及び上記第
   ３のセレクタ手段のうちの１方の手段の第２の通路と接
   続されていることとを具備する、 複数モードのテスト装置。