JPH0220136A - 遅延等化回路 - Google Patents
遅延等化回路Info
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- JPH0220136A JPH0220136A JP63170325A JP17032588A JPH0220136A JP H0220136 A JPH0220136 A JP H0220136A JP 63170325 A JP63170325 A JP 63170325A JP 17032588 A JP17032588 A JP 17032588A JP H0220136 A JPH0220136 A JP H0220136A
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- JP
- Japan
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- delay
- frame
- speed
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- 230000005540 biological transmission Effects 0.000 claims abstract description 52
- 230000015654 memory Effects 0.000 claims abstract description 21
- 238000006243 chemical reaction Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は遅延等化回路に関し、特に遅延時間の霜なる複
数の伝送路を介して並列伝送されたデータ相互の遅延を
等化し、かつ、並列伝送されたデータの順序を復元する
遅延等化回路に関する。
数の伝送路を介して並列伝送されたデータ相互の遅延を
等化し、かつ、並列伝送されたデータの順序を復元する
遅延等化回路に関する。
最近、画像伝送等において、高速符号化データを速度変
換し、複数の伝送路に分配して並列伝送する方式が行わ
れている。このような高速符号化データの基本的なフレ
ーム構成としては、第２図のフォーマット図に示すよう
なＣＣＩＴＴ勧告案Ｙ、２２．１にもとづいたフレーム
構成がある。この図は、６４ Ｋ ｂ／Ｓチャネル用の
基本データフレーム構成を示しておし１マルチフレーム
のデータは１６個のフレーム（ＦＮ＝Ｏ〜１５とする）
で構成され、各フレームは８０オクテツトから構成され
、指定された複数のオクテツトにフレーム固有の情報を
有するサービスビットを持っている。
換し、複数の伝送路に分配して並列伝送する方式が行わ
れている。このような高速符号化データの基本的なフレ
ーム構成としては、第２図のフォーマット図に示すよう
なＣＣＩＴＴ勧告案Ｙ、２２．１にもとづいたフレーム
構成がある。この図は、６４ Ｋ ｂ／Ｓチャネル用の
基本データフレーム構成を示しておし１マルチフレーム
のデータは１６個のフレーム（ＦＮ＝Ｏ〜１５とする）
で構成され、各フレームは８０オクテツトから構成され
、指定された複数のオクテツトにフレーム固有の情報を
有するサービスビットを持っている。
なおオクテツトとは８ビツトで構成される情報単位であ
る。今、このマルチフレームデータを伝送チャネル数Ｑ
＝４で低速データ伝送する場合、第３図のフォーマット
図に示すように、高速符号化データのフレームＦＮ＝Ｏ
〜１５の各フレームは、４個の伝送サブフレームに分解
される。各伝送サブフレームは、第２図の１フレーム８
０オクテツトからなるフレームを４オクテツトおきに抽
出し、つまし２０オクテツトで１伝送サブフレームを構
成する。ここで１伝送サブフレームをにビ・ントとする
と、この高速符号化データは１／４の低速符号化データ
に変換されて各伝送チャネルｃｈｉ〜ｃｈ４に分配され
る。この分配された各伝送チャネルの伝送サブフレーム
１６個からなるマルチフレームを伝送マルチフレームと
呼ぶ。ここで、高速符号化データおよび低速符号化デー
タフレームの（）内の最初の数字はフレーム番号を表し
、次の数字は伝送チャネル番号（以下ｃｈＮｏという）
を表す。またＭビットの伝送マルチフレーム長を有する
ｃｈｉ〜ｃ ｈ ４の最初および次のマルチフレームの
スタートビットをそれぞれＦ １−ＩＦｌ−２，〜Ｆ４
−１ 、 Ｆ４−２とする。今、各伝送チャネルのデー
タが伝送路で受けた遅延は、例えば、第４図（ａ）のタ
イムチャートに示すようになる。
る。今、このマルチフレームデータを伝送チャネル数Ｑ
＝４で低速データ伝送する場合、第３図のフォーマット
図に示すように、高速符号化データのフレームＦＮ＝Ｏ
〜１５の各フレームは、４個の伝送サブフレームに分解
される。各伝送サブフレームは、第２図の１フレーム８
０オクテツトからなるフレームを４オクテツトおきに抽
出し、つまし２０オクテツトで１伝送サブフレームを構
成する。ここで１伝送サブフレームをにビ・ントとする
と、この高速符号化データは１／４の低速符号化データ
に変換されて各伝送チャネルｃｈｉ〜ｃｈ４に分配され
る。この分配された各伝送チャネルの伝送サブフレーム
１６個からなるマルチフレームを伝送マルチフレームと
呼ぶ。ここで、高速符号化データおよび低速符号化デー
タフレームの（）内の最初の数字はフレーム番号を表し
、次の数字は伝送チャネル番号（以下ｃｈＮｏという）
を表す。またＭビットの伝送マルチフレーム長を有する
ｃｈｉ〜ｃ ｈ ４の最初および次のマルチフレームの
スタートビットをそれぞれＦ １−ＩＦｌ−２，〜Ｆ４
−１ 、 Ｆ４−２とする。今、各伝送チャネルのデー
タが伝送路で受けた遅延は、例えば、第４図（ａ）のタ
イムチャートに示すようになる。
今、４伝送チャネル間における最大遅延と・ント長をＮ
とすると、ＭとＮの関係は、ｃｈ３のスタートビットＦ
３−１がｃｈ２のスタートビットＦ２−２に誤って同期
調整されないためにＭ＞２Ｎの範囲に設定される。
とすると、ＭとＮの関係は、ｃｈ３のスタートビットＦ
３−１がｃｈ２のスタートビットＦ２−２に誤って同期
調整されないためにＭ＞２Ｎの範囲に設定される。
前述の各伝送チャネルの伝送データを受信した場合の従
来の遅延等化回路の動作を第５図のブロック図により説
明する。なお、図は伝送チャネル数Ｑ＝４の場合を例示
した。従来の遅延等化回路は、伝送チャネルｃｈｉ〜ｃ
ｈ４の低速符号化データに共通の伝送路クロック入力端
子１、ｃｈｉ〜ｃｈ４の各伝送データ入力端子２−１〜
２−４、高速符号化データの高速クロック入力端子３の
各入力端子を有する。また、ｃｈｉ〜ｃｈ４の各伝送デ
ータのフレーム同期およびマルチフレーム同期信号等を
検出する同期回路４−１〜４−４、後述する遅延制御回
路６の制御により入力された各チャネルのデータを所定
のアドレスに書き込み、読み出す遅延メモリ５−１〜５
−４を有する。遅延制御回路６は、同期回路４−１〜４
−４で検出された各同期信号と共通の高速クロックおよ
び伝送路クロックをもとに各伝送チャネルの伝送サブフ
レームデータ配列順に書き込みパルスを出力する。また
、遅延制御回路６は第４図（ｂ）のタイムチャートに示
すように各伝送チャネルの伝送マルチフレーム間の最大
遅延差ビットＮを求め、このＮビットよりにビット遅延
させることにより読み出しパルスを各チャネルで同位相
にそろえる。
来の遅延等化回路の動作を第５図のブロック図により説
明する。なお、図は伝送チャネル数Ｑ＝４の場合を例示
した。従来の遅延等化回路は、伝送チャネルｃｈｉ〜ｃ
ｈ４の低速符号化データに共通の伝送路クロック入力端
子１、ｃｈｉ〜ｃｈ４の各伝送データ入力端子２−１〜
２−４、高速符号化データの高速クロック入力端子３の
各入力端子を有する。また、ｃｈｉ〜ｃｈ４の各伝送デ
ータのフレーム同期およびマルチフレーム同期信号等を
検出する同期回路４−１〜４−４、後述する遅延制御回
路６の制御により入力された各チャネルのデータを所定
のアドレスに書き込み、読み出す遅延メモリ５−１〜５
−４を有する。遅延制御回路６は、同期回路４−１〜４
−４で検出された各同期信号と共通の高速クロックおよ
び伝送路クロックをもとに各伝送チャネルの伝送サブフ
レームデータ配列順に書き込みパルスを出力する。また
、遅延制御回路６は第４図（ｂ）のタイムチャートに示
すように各伝送チャネルの伝送マルチフレーム間の最大
遅延差ビットＮを求め、このＮビットよりにビット遅延
させることにより読み出しパルスを各チャネルで同位相
にそろえる。
前段データ選択回路７は、この読み出しパルスを基準に
して遅延メモリ５−１〜５−４から順次伝送サブフレー
ムのデータを読み出すが、具体的には、第６図のタイム
チャートに示すように、遅延メモリ５−１のにビットか
らなる（０．１）の同一データを４回ずつ繰返し高速読
み出しする。ほかの遅延メモリ５−２．５−３．５−４
からも同様に（０，２）、（０，３）、（０，４）の同
一データを４回ずつ繰返し高速読み出しする。さらに前
段データ選択回路７内では遅延メモリ５−１〜５−４か
らの４回ずつ繰返される同一データをにビットずつシフ
トして抽出し、（０，１）、（０，２＞、（０，３）、
（０，４）の高速符号化データの配列を出力する形態を
とっている。なお、前述の遅延制御回路６の読出しパル
スによる読出し順序は、最初フレームＦＮ＝Ｏのｃｈｉ
、ｃｈ２．ｃｌ−＋３．ｃｈ４の順に、以下、ＦＮ＝１
．ＦＮ＝２・・・・・・ＦＮ＝１５まで同一の手順で出
力される。したがって、前段データ選択回路７の出力デ
ータはこの読出し順序でリアルタイムに時系列出力され
、第６図のような高速符号化データを復元していた。
して遅延メモリ５−１〜５−４から順次伝送サブフレー
ムのデータを読み出すが、具体的には、第６図のタイム
チャートに示すように、遅延メモリ５−１のにビットか
らなる（０．１）の同一データを４回ずつ繰返し高速読
み出しする。ほかの遅延メモリ５−２．５−３．５−４
からも同様に（０，２）、（０，３）、（０，４）の同
一データを４回ずつ繰返し高速読み出しする。さらに前
段データ選択回路７内では遅延メモリ５−１〜５−４か
らの４回ずつ繰返される同一データをにビットずつシフ
トして抽出し、（０，１）、（０，２＞、（０，３）、
（０，４）の高速符号化データの配列を出力する形態を
とっている。なお、前述の遅延制御回路６の読出しパル
スによる読出し順序は、最初フレームＦＮ＝Ｏのｃｈｉ
、ｃｈ２．ｃｌ−＋３．ｃｈ４の順に、以下、ＦＮ＝１
．ＦＮ＝２・・・・・・ＦＮ＝１５まで同一の手順で出
力される。したがって、前段データ選択回路７の出力デ
ータはこの読出し順序でリアルタイムに時系列出力され
、第６図のような高速符号化データを復元していた。
しかしながら、従来の遅延等化回路では送信側で複数の
伝送路に分配されたデータ列のどの出力線が受信側のど
の入力線に接続されるかは一義的に固定されていた。
伝送路に分配されたデータ列のどの出力線が受信側のど
の入力線に接続されるかは一義的に固定されていた。
本発明の目的は、送信側で分配されたデータ列が伝送路
を任意に入れ換えて伝送されても元の高速符号化データ
のデータ配列に復元できる遅延等（ヒ回路を提供するこ
とにある。
を任意に入れ換えて伝送されても元の高速符号化データ
のデータ配列に復元できる遅延等（ヒ回路を提供するこ
とにある。
本発明の遅延等化回路は、各フレームにフレーム固有の
サービスビットを有する複数のフレームデータをマルチ
フレーム構成とした送信側の高速符号化データを速度変
換した後０個の伝送路に分配し伝送された各低速符号化
データを入力し、それぞれ記憶するＱ個の遅延メモリと
、前記Ｑ個の低速符号化データのそれぞれから検出され
たマルチフレーム同期信号をもとに前記各マルチフレー
ムのスタートビットを出力するＱ個の同期回路と、各伝
送路の前記スタートビットの位相から遅延差を検出しＱ
個の伝送路間でフレームデータの読み出し時間差のない
読み出し信号をあらかじめ定められた順序で出力する遅
延制御回路と、前記高速読み出し信号を入力し前記Ｑ個
の遅延メモリから順次読み出した複数のフレームデータ
を第１の高速符号化データに復元する前段データ選択回
路とを有する遅延等化回路において、前記第１の高速符
号化データを定められた遅延を有する複数のフレームデ
ータに分けて出力する２Ｑ−２個の遅延回路と、前記第
１の高速符号化データに含まれる複数のサービスビット
を解読してフレーム配列の入れ換えを指示する制御信号
を出力する制御情報解読回路の制御信号により前記Ｑ個
の遅延メモリから読み出されたデータを前記送信側の高
速符号化データと同一のフレーム配列に入れ換えられた
第２の高速符号化データを出力する後段データ選択回路
とを備えている。
サービスビットを有する複数のフレームデータをマルチ
フレーム構成とした送信側の高速符号化データを速度変
換した後０個の伝送路に分配し伝送された各低速符号化
データを入力し、それぞれ記憶するＱ個の遅延メモリと
、前記Ｑ個の低速符号化データのそれぞれから検出され
たマルチフレーム同期信号をもとに前記各マルチフレー
ムのスタートビットを出力するＱ個の同期回路と、各伝
送路の前記スタートビットの位相から遅延差を検出しＱ
個の伝送路間でフレームデータの読み出し時間差のない
読み出し信号をあらかじめ定められた順序で出力する遅
延制御回路と、前記高速読み出し信号を入力し前記Ｑ個
の遅延メモリから順次読み出した複数のフレームデータ
を第１の高速符号化データに復元する前段データ選択回
路とを有する遅延等化回路において、前記第１の高速符
号化データを定められた遅延を有する複数のフレームデ
ータに分けて出力する２Ｑ−２個の遅延回路と、前記第
１の高速符号化データに含まれる複数のサービスビット
を解読してフレーム配列の入れ換えを指示する制御信号
を出力する制御情報解読回路の制御信号により前記Ｑ個
の遅延メモリから読み出されたデータを前記送信側の高
速符号化データと同一のフレーム配列に入れ換えられた
第２の高速符号化データを出力する後段データ選択回路
とを備えている。
次に本発明について図面を参照して説明する。
第１図は本発明は一実施例のブロック図である。
なお、本実施例も伝送チャネル数Ｑ＝４として例示した
。図において、伝送路クロック入力端子１、伝送データ
入力端子２−１〜２−４、高速クロック入力端子３、同
期回路４−１〜４−４、遅延メモリ５−１〜５−４、遅
延制御回路６、前段データ選択回路は、従来例と同様の
構成と機能を有する。さらに本実施例では制御情報解読
回路９と遅延回路８−１．〜８− （２Ｑ−２）と後段
データ選択回路１０とが追加されている。
。図において、伝送路クロック入力端子１、伝送データ
入力端子２−１〜２−４、高速クロック入力端子３、同
期回路４−１〜４−４、遅延メモリ５−１〜５−４、遅
延制御回路６、前段データ選択回路は、従来例と同様の
構成と機能を有する。さらに本実施例では制御情報解読
回路９と遅延回路８−１．〜８− （２Ｑ−２）と後段
データ選択回路１０とが追加されている。
前述のように各チャネルの伝送マルチフレームには複数
個のサービスビットを有しておし各チャネルごとに送ら
れる符号化伝送メディアのビットレート割付けを指定す
る各チャネル固有の情報を持っている。したがって、送
信側の基本データフレーム自体の配列が変化しない限し
分配された低速符号化データの伝送路を入れ換えてもこ
の固有情報を解読することにより入れ換えの状態を探知
することができる。制御情報解読回路９は前段データ選
択回路７出力の高速符号化データに含まれるサービスビ
ットの解読によし順序入れ換えの信号を出力する。さら
に補足すると、ｃｈｉとｃｈ２が入れかわったとして前
段データ選択回路７の出力の高速符号化データの配列が
（０，２）（０，ｌ）＜０．３）（０，４）とする。制
御情報解読回路２は、順次入力される各伝送サブクレー
ムとは無関係に送信側であらかじめ定められた基本デー
タフレーム構成のサービスビットを各伝送サブフレーム
から検出してｃｈｌで送られたデータが（０，２）であ
しｃｈ２で送られたデータが（０，１）であることを解
読する。この解読結果により正規の配列である（０．１
＞（０，２）（０，３＞（０，４＞に対応する遅延メモ
リ５１〜５−４のアドレスの読み出し信号を出力する。
個のサービスビットを有しておし各チャネルごとに送ら
れる符号化伝送メディアのビットレート割付けを指定す
る各チャネル固有の情報を持っている。したがって、送
信側の基本データフレーム自体の配列が変化しない限し
分配された低速符号化データの伝送路を入れ換えてもこ
の固有情報を解読することにより入れ換えの状態を探知
することができる。制御情報解読回路９は前段データ選
択回路７出力の高速符号化データに含まれるサービスビ
ットの解読によし順序入れ換えの信号を出力する。さら
に補足すると、ｃｈｉとｃｈ２が入れかわったとして前
段データ選択回路７の出力の高速符号化データの配列が
（０，２）（０，ｌ）＜０．３）（０，４）とする。制
御情報解読回路２は、順次入力される各伝送サブクレー
ムとは無関係に送信側であらかじめ定められた基本デー
タフレーム構成のサービスビットを各伝送サブフレーム
から検出してｃｈｌで送られたデータが（０，２）であ
しｃｈ２で送られたデータが（０，１）であることを解
読する。この解読結果により正規の配列である（０．１
＞（０，２）（０，３＞（０，４＞に対応する遅延メモ
リ５１〜５−４のアドレスの読み出し信号を出力する。
後段データ選択回路１０は、前述の制御情報解読回路９
で解読された順序入れ換゛えの制御信号にしたがって、
遅延メモリ５−１〜５−４から再びデータを読み出し、
元の高速符号化データの順序に組みかえた高速符号化デ
ータを出力端子１１に出力する。なお、前段データ選択
回路７および後段データ選択回路１０には、同一遅延メ
モリ５−１〜５−４からの読み出し、配列および高速処
理の関係でそれぞれ遅延メモリより小規模のメモリを必
要により設けている。
で解読された順序入れ換゛えの制御信号にしたがって、
遅延メモリ５−１〜５−４から再びデータを読み出し、
元の高速符号化データの順序に組みかえた高速符号化デ
ータを出力端子１１に出力する。なお、前段データ選択
回路７および後段データ選択回路１０には、同一遅延メ
モリ５−１〜５−４からの読み出し、配列および高速処
理の関係でそれぞれ遅延メモリより小規模のメモリを必
要により設けている。
以上説明したように本発明によれば、高速符号化された
データを低速符号化データに変換し複数の伝送路に分配
して並列伝送する場合、まず、伝送路の遅延差を等化し
て得られた高速符号化データからフレーム配列の違いを
解読する。この解読結果によって再度データの配列を入
れ換える回路構成とすることで、送信側で分配されたデ
ータ列の出力線と受信側の入力線の接続状態が任意に変
更された場合でも、もとのデータ列の復元ができる効果
がある。
データを低速符号化データに変換し複数の伝送路に分配
して並列伝送する場合、まず、伝送路の遅延差を等化し
て得られた高速符号化データからフレーム配列の違いを
解読する。この解読結果によって再度データの配列を入
れ換える回路構成とすることで、送信側で分配されたデ
ータ列の出力線と受信側の入力線の接続状態が任意に変
更された場合でも、もとのデータ列の復元ができる効果
がある。
第１図は本発明の一実施例を示すブロック図、第２図、
第３図は高速符号化データを説明するためのフォーマッ
ト図、第４図（ａ）、（ｂ）は伝送データの受けた遅延
及びその等化を示すタイムチャート、第５図は従来の遅
延等化回路のブロック図、第６図は第５図に示す従来例
のタイムチャートである。 ｌ・・・伝送路クロック入力端子、２−１．２−２゜〜
２−４・・・伝送データ入力端子、３・・・高速クロッ
ク入力端子、４−１．４．、−２．〜４−４・・・同期
回路、５−１．５−２．〜５−４・・・遅延メモリ、６
・・・遅延制御回路、７・・・前段データ選択回路、９
・・・制御情報解読回路、１ｏ・・・後段データ選択回
路、１１・・・出力端子。
第３図は高速符号化データを説明するためのフォーマッ
ト図、第４図（ａ）、（ｂ）は伝送データの受けた遅延
及びその等化を示すタイムチャート、第５図は従来の遅
延等化回路のブロック図、第６図は第５図に示す従来例
のタイムチャートである。 ｌ・・・伝送路クロック入力端子、２−１．２−２゜〜
２−４・・・伝送データ入力端子、３・・・高速クロッ
ク入力端子、４−１．４．、−２．〜４−４・・・同期
回路、５−１．５−２．〜５−４・・・遅延メモリ、６
・・・遅延制御回路、７・・・前段データ選択回路、９
・・・制御情報解読回路、１ｏ・・・後段データ選択回
路、１１・・・出力端子。
Claims (1)
- 各フレームにフレーム固有のサービスビットを有する複
数のフレームデータをマルチフレーム構成とした送信側
の高速符号化データを速度変換した後Ｑ個の伝送路に分
配し伝送された各低速符号化データを入力し、それぞれ
記憶するＱ個の遅延メモリと、前記Ｑ個の低速符号化デ
ータのそれぞれから検出されたマルチフレーム同期信号
をもとに前記各マルチフレームのスタートビットを出力
するＱ個の同期回路と、各伝送路の前記スタートビット
の位相から遅延差を検出しＱ個の伝送路間でフレームデ
ータの読み出し時間差のない読み出し信号をあらかじめ
定められた順序で出力する遅延制御回路と、前記高速読
み出し信号を入力し前記Ｑ個の遅延メモリから順次読み
出した複数のフレームデータを第１の高速符号化データ
に復元する前段データ選択回路とを有する遅延等化回路
において、前記第１の高速符号化データを定められた遅
延を有する複数のフレームデータに分けて出力する２Ｑ
−２個の遅延回路と、前記第１の高速符号化データに含
まれる複数のサービスビットを解読してフレーム配列の
入れ換えを指示する制御信号を出力する制御情報解読回
路の制御信号により前記Ｑ個の遅延メモリから読み出さ
れたデータを前記送信側の高速符号化データと同一のフ
レーム配列に入れ換えられた第２の高速符号化データを
出力する後段データ選択回路とを備えたことを特徴とす
る遅延等化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170325A JPH0220136A (ja) | 1988-07-07 | 1988-07-07 | 遅延等化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170325A JPH0220136A (ja) | 1988-07-07 | 1988-07-07 | 遅延等化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0220136A true JPH0220136A (ja) | 1990-01-23 |
Family
ID=15902862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63170325A Pending JPH0220136A (ja) | 1988-07-07 | 1988-07-07 | 遅延等化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0220136A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0599295A (ja) * | 1991-10-09 | 1993-04-20 | Aisin Aw Co Ltd | 流体伝動装置のアンバランスマス低減組付方法 |
-
1988
- 1988-07-07 JP JP63170325A patent/JPH0220136A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0599295A (ja) * | 1991-10-09 | 1993-04-20 | Aisin Aw Co Ltd | 流体伝動装置のアンバランスマス低減組付方法 |
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