JPH06332668A - 同期回路 - Google Patents

Abstract

(57)【要約】 【目的】 可変長のデータに対応することができる同期
回路を提供すること。 【構成】 シフトパルスに同期してデータが転送され、
且つ、データが入力されてから出力されるまでのシフト
回数が可変である第１，第２シフト回路６，７と、これ
らのシフト回路６，７におけるシフト回数を設定するデ
ータ長設定回路１１と、シフト回路６，７に符号化復号
回路２からのデータを交互に供給するマルチプレクサ５
と、シフト回路６，７からのデータをマルチプレクサ５
とは逆位相で交互に選択してメモリ回路３へ出力するマ
ルチプレクサ８と、シフト回路６，７のデータ書き込み
時には入力側装置のタイミングに同期したシフトパルス
を発生し、データ読み出し時には出力側装置のタイミン
グに同期したシフトパルスを発生するシフトパルス発生
回路１０とを備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像データを符号化し
格納する画像データ処理装置等において使用される同期
回路に関する。

【０００２】

【従来の技術】たとえば、画像データをメモリ回路に格
納する場合には、データ量を減らすために画像データを
符号化している。たとえば、画像を幾つかのブロックに
分割し、各ブロック毎に符号化してメモリに格納してい
る。また、画像データを再現する場合には、メモリに格
納されている符号化されたデータを読み出して復号して
いる。

【０００３】このような符号化・復号処理の動作と、メ
モリの書き込み・読み出し動作では、一般に動作のタイ
ミングが異なるために、何らかの同期手段が必要とな
る。

【０００４】このように、信号経路の前後でタイミング
の違う回路を同期させるためには、一般にＦＩＦＯ（ｆ
ｉｒｓｔ−ｉｎ ｆｉｒｓｔ−ｏｕｔ）バッファ、ピン
ポンバッファ等が使用される。

【０００５】

【発明が解決しようとする課題】画像データを符号化す
る場合には、ブロックサイズの大小、目的とする画像の
品質、処理速度等に応じて符号化データの長さが変化す
る。たとえば、ブロックサイズが大きくなればデータ長
が長くなる。

【０００６】しかしながら、上記のＦＩＦＯバッファ、
ピンポンバッファ等を使用した従来の同期回路では、取
り扱えるデータ長が一定のものに制限されており、可変
長のデータに対応できないという問題があった。

【０００７】そこで、本発明は、可変長のデータに対応
することができる同期回路を提供することを目的とす
る。

【０００８】

【課題を解決するための手段】本発明は、前記目的を達
成するため、互いに非同期である入力側装置と出力側装
置との間に設けられ前記入力側装置から前記出力側装置
へ可変長のデータを転送する同期回路であって、シフト
パルスに同期してデータが転送され、且つ、データが入
力されてから出力されるまでのシフト回数が可変である
二つのシフト回路と、前記二つのシフト回路における前
記シフト回数を設定する手段と、前記二つのシフト回路
に前記入力側装置からのデータを交互に供給する第１の
選択手段と、前記二つのシフト回路からのデータを前記
第１の選択手段とは逆位相で交互に選択して前記出力側
装置へ出力する第２の選択手段と、前記二つのシフト回
路のデータ書き込み時には前記入力側装置のタイミング
に同期したシフトパルスを発生し、前記シフト回路のデ
ータ読み出し時には前記出力側装置のタイミングに同期
したシフトパルスを発生するシフトパルス発生手段とを
備えていることを特徴とする。

【０００９】

【作用】入力側装置からのデータは第１の選択手段によ
り二つのシフト回路に交互に供給され書き込まれる。シ
フト回路へのデータ書き込み時には、入力側装置のタイ
ミングに同期したシフトパルスがシフト回路へ供給さ
れ、入力側装置のタイミングに同期してデータの書き込
みが行われる。一方のシフト回路へのデータ書き込みに
並行して他方のシフト回路からデータが読み出される。
このデータ読み出しは、出力側装置のタイミングに同期
して行われる。シフト回路からデータが読み出される際
には、データ長に対応して予め決められ位置から読み出
しが開始される。これにより、データ長に拘わらず互い
に非同期である入力側装置と出力側装置との間でデータ
の転送が可能となる。

【００１０】

【実施例】以下、図面を参照しながら実施例に基づいて
本発明の特徴を具体的に説明する。

【００１１】図１は、本発明の同期回路が適用されたデ
ータ処理装置のブロック図を示す。

【００１２】図において、１は外部に対してｎビット表
現のデータの受渡しを行うためのデータ入出力回路であ
る。２はデータ入力時にはデータ入出力回路１からのデ
ータをブロック符号化し同期回路４へ渡し、データ出力
時には同期回路４からのデータを復号しデータ入出力回
路１へ渡す符号化復号回路である。この符号化復号回路
２は符号化率が可変で、出力されるデータ長は複数種あ
るものとする。ここでのブロック符号化とは、１画素を
ｍビットで表現したデータに対してｘ画素×ｙ画素から
構成される画素ブロック毎にデータを圧縮してｘ×ｙ×
ｍビット未満のデータ量にする処理のことを言う。３は
同期回路４からのデータを記憶するメモリ回路を示して
いる。４は符号化復号回路２とメモリ回路３の動作タイ
ミングを合わせるための同期回路を示している。この同
期回路４は、符号化復号回路２とメモリ３間をブロック
単位でデータを受け渡している。

【００１３】図２は、図１に示す同期回路４の詳細なブ
ロック図を示す。図において、５は同期回路４への入力
を選択するマルチプレクサ（図中、ＭＵＸで示す）を示
す。このマルチプレクサ５により、データの入力方向を
符号化復号回路２とメモリ回路３とに選択することがで
きる。６，７はデータの入出力のタイミングを合わせる
ため入力されてから出力されるまでのシフト回数を変化
させることが出来る第１，第２シフト回路を示す。この
第１，第２シフト回路６，７は、後述するように、入力
されたデータを複数回シフトすると出力される構成にな
っている。８は第１シフト回路６或いは第２シフト回路
７からの出力を選択して、符号化復号回路２或いはメモ
リ回路３に対して出力するマルチプレクサを示す。９は
同期回路４からの出力先を選択するマルチプレクサを示
す。このマルチプレクサ９により、データの出力方向を
符号化復号回路２とメモリ回路３とに選択することがで
きる。１０は第１，第２シフト回路６，７に対して符号
化復号回路２或いはメモリ回路３の動作タイミングに同
期したシフトパルスを供給するためのシフトパルス発生
回路である。１１はマルチプレクサ８においてデータが
入力されてから出力されるまでのシフト回数を設定する
データ長設定回路である。

【００１４】図３は、図２に示す第１シフト回路６とマ
ルチプレクサ５の構成を更に詳細に示したブロック図で
ある。第１シフト回路６は、直列に接続された複数のレ
ジスタ６ａ，６ｂ，６ｃ，・・・から構成されている。
各レジスタのデータは、シフトパルス発生回路１０から
供給されるシフトパルスＳＰに同期してバイト単位でシ
フトされる。

【００１５】一方、マルチプレクサ８には、第１シフト
回路６の各レジスタ６ａ，６ｂ，６ｃ，・・・からの出
力を選択する選択回路８ａ及びこの選択回路８ａからの
出力が供給される入出力ビット幅調整回路８ｂが設けら
れている。なお、選択回路８ａは、レジスタ６ａ，６
ｂ，６ｃ，・・・からの出力を複数個選択できるように
なっている。このように、複数の出力を同時に選択でき
るようにすることにより、ビット幅の調整が可能とな
る。たとえば、二つのレジスタを同時に選択すればデー
タの幅は２バイトとなる。入出力ビット幅調整回路８ｂ
の出力は、切り替え回路８ｃの一方の入力端子に供給さ
れる。なお、第２シフト回路７に対しても、選択回路８
ａや入出力ビット幅調整回路８ｂに対応する同様な回路
が設けられているが、図３では図示を省略している。

【００１６】次に、上述した同期回路４の動作について
説明する。

【００１７】いまたとえば、符号化復号回路２からの符
号化データをメモリ回路３に格納する場合について考え
る。この場合には、符号化復号回路２が入力側装置とな
り、メモリ回路３が出力側装置となる。先ず、マルチプ
レクサ５を、符号化復号回路２からの信号を入力して第
１のシフト回路６に対して出力するように制御する。し
たがって、符号化復号回路２からの信号は、第１シフト
回路６内のレジスタ６ａ，６ｂ，６ｃ，・・・に順次転
送される。この第１のシフト回路６へのデータの書き込
みは、符号化復号回路２から符号化動作のタイミングに
合わせてシフトパルス発生回路１０から供給されるシフ
トパルスＳＰに同期して行われる。データ長がｍバイト
であればｍ回の転送で必要量のデータが第１シフト回路
６へ転送される。なおこのとき、切り替え回路８ｃは第
２シフト回路７側に切り替えられている。

【００１８】次に、マルチプレクサ５の出力側を第２シ
フト回路７側に切り替えると共に、切り替え回路８ｃを
第１シフト回路６側に切り替える。そして、上述と同様
にして符号化復号回路２からの符号化データを第２シフ
ト回路７に順次書き込む。また、第２シフト回路７への
データ書き込みと並行して第１シフト回路６からのデー
タの読み出しを開始する。すなわち、選択回路８ａによ
り、第１シフト回路６内のレジスタ６ａ，６ｂ，６ｃ，
・・・の中の入力側からｍ番目のレジスタの出力が選択
され、入出力ビット幅調整回路８ｂに供給される。な
お、何番目のレジスタの出力を選択するかは、取り扱う
データのデータ長に応じてデータ長設定回路１１により
予め設定しておく。たとえば、データ長が３バイトであ
ればレジスタ６ｃの出力を選択する。入出力ビット幅調
整回路８ｂでは、データのビット幅が入力側と出力側で
一致するように調整されたのち、切り替え回路８ｃに供
給される。なお、この入出力ビット幅調整回路８ｂは、
入力側装置と出力側装置のビット幅が異なる場合には必
要であるが、ビット幅が同じである場合には必ずしも必
要ではない。

【００１９】第１シフト回路６からのデータの読み出し
は、シフトパルス発生回路１０からメモリ回路３の書き
込み動作のタイミングに合わせて供給されるシフトパル
スＳＰに同期して行われる。選択回路８ａはｍ番目のレ
ジスタの出力を選択しているので、第１シフト回路６に
ｍ個のシフトパルスＳＰが供給されると、第１シフト回
路６に書き込まれていたｍバイトのデータは全て読み出
され、入出力ビット幅調整回路８ｂでビット幅が調整さ
れた後、切り替え回路８ｃを介してメモリ回路３に供給
され、シフトパルスＳＰに同期したタイミングでメモリ
回路３に順次格納される。

【００２０】すなわち、第２シフト回路７への書き込み
が符号化復号回路２の符号化動作のタイミングに同期し
て行われると共に、第１シフト回路６からのデータの読
み出がメモリ回路３の書き込み動作のタイミングに同期
して行われる。以下、同様に第１シフト回路６への書き
込み及び第２シフト回路７からの読み出し、第２シフト
回路７への書き込み及び第１シフト回路６からの読み出
しの動作が交互に繰り返される。したがって、符号化復
号回路２とメモリ回路３の動作が非同期である場合で
も、支障なくデータの転送を行うことができる。また、
取り扱うデータのデータ長に応じて何番目のレジスタの
出力を選択するかをデータ長設定回路１１により選択回
路８ａに設定することにより、任意のデータ長のデータ
を取り扱うことができる。

【００２１】上述の説明は、符号化復号回路２からの符
号化データをメモリ回路３に格納する場合の説明である
が、メモリ回路３内の符号化データを符号化復号回路２
に転送して復号する場合も同様である。この場合にはメ
モリ回路３が入力側装置となり符号化復号回路２が出力
側装置となる。

【００２２】なお、図２に示す回路において、入力側及
び出力側のマルチプレクサ５，９の双方をメモリ回路３
側に切り替えることによって、メモリ回路３上のデータ
をメモリ回路３の他の位置にコピーすることもできる。

【００２３】

【発明の効果】以上に述べたように、本発明において
は、入力されたデータが出力されるまでのシフト回数が
可変であるシフト回路を使用したので、各種のデータ長
のデータを取り扱うことができる。また、シフト回路を
２個設けたので書き込み及び読み出し動作を交互に行わ
せて、入力と出力が非同期である場合にもデータの転送
を行うことができる。

【図面の簡単な説明】

【図１】 本発明の同期回路が適用されたデータ処理装
置のブロック図である。

【図２】 同期回路の内部構成を示す詳細ブロック図で
ある。

【図３】 図２に示す第１シフト回路とマルチプレクサ
の構成を更に詳細に示したブロック図である。

【符号の説明】

１…データ入出力回路、２…符号化復号回路、３…メモ
リ回路、４…同期回路、５…マルチプレクサ、６，７…
シフト回路、６ａ，６ｂ，６ｃ…レジスタ、８，９…マ
ルチプレクサ、８ａ…選択回路、８ｂ…入出力ビット幅
調整回路、８ｃ…切り替え回路、１０…シフトパルス発
生回路、１１…データ長設定回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 互いに非同期である入力側装置と出力側
   装置との間に設けられ前記入力側装置から前記出力側装
   置へ可変長のデータを転送する同期回路であって、 シフトパルスに同期してデータが転送され、且つ、デー
   タが入力されてから出力されるまでのシフト回数が可変
   である二つのシフト回路と、 前記二つのシフト回路における前記シフト回数を設定す
   る手段と、 前記二つのシフト回路に前記入力側装置からのデータを
   交互に供給する第１の選択手段と、 前記二つのシフト回路からのデータを前記第１の選択手
   段とは逆位相で交互に選択して前記出力側装置へ出力す
   る第２の選択手段と、 前記二つのシフト回路のデータ書き込み時には前記入力
   側装置のタイミングに同期したシフトパルスを発生し、
   前記シフト回路のデータ読み出し時には前記出力側装置
   のタイミングに同期したシフトパルスを発生するシフト
   パルス発生手段とを備えていることを特徴とする同期回
   路。