JPH02201642A - 表示用メモリのアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ １画素のデータが赤、緑及び青の成分別にブロック分け
されたデータ構造の表示用メモリに対しプロセッサがア
クセスする画像処理システムにおける表示用メモリのア
クセス方式に関し、プロセッサが表示用メモリを１回ア
クセスすると１画素のデータを処理することができる表
示用メモリのアクセス方式を提供することを目的とし、
プロセッサと表示用メモリの間にデータ変換部を設け、
表示用メモリとデータ変換部間に各ブロックの画素デー
タを同時に転送するメモリデータバスを設け、プロセッ
サとデータ変換部間にコドデータを転送するビット幅の
プロセッサデータバスを設ジノ、データ変換部は、プロ
セッサで扱う１画素のコードデータと、表示用メモリで
扱う各成分の画素データを全部合わせた１画素データと
の間で相互に変換を行う相互変換器を備え、１画素のコ
ードデータは、表示用メモリの１成分の１画素データの
データ量を越えないデータ量を備えるよう構成する。

［産業上の利用分野］ 本発明は１ｉｉ！ｉｉ素のデータが赤、緑及び青の成分
側にブロンク分げされたデータ構造の表示用メモリに対
しプロセッサがアクセスする画像処理システムにおける
表示用メモリのアクセス方式に関する。

近年、画像をディジタル処理する技術が広い分野で利用
されており、カラーの画像データを対象とした画像処理
が行われるようになった。ところが、表示用メモリの大
容量化が進むと共に１画素のデータ量が増大するに従っ
て、画素データを一括して高速にプロセッサで処理する
ことが困難になっできた。すなわち、カラー画像のデー
タは、各画素に対して赤（Ｒｅｄ）　、緑（Ｇｒｅｅｎ
）　＋青（ＢＩＬ＋（りの３成分の画素データにより構
成され、各成分の画素データとして多数の階調を表すた
めにビット数を多く使用するからである。

このように各成分の画素データの量が増大しても、画素
データを記憶するメモリに対し“ζ全成分を一括処理で
きることが望まれ′ζいる。

［従来の技術］ 第７図は従来例の説明図である。

第７図のＡ、には１画素の画素データの構成が示されて
いる。１画素（表示画面の１ドツトに対応）はＲｅｄ成
分、Ｇｒｅｅｎ成分、Ｂｌｕｅ成分の３色の各成分がそ
れぞれｎビットのデータにより構成され、全体で３０ビ
ットのデータ量を備える。

そのような画素データは、表示画面の各画素毎のデータ
が用意され、火星のデータが表示用メモリに格納され、
表示の際に読み出しが行われ、画像処理を行う場合はプ
ロセッサからアクセスされ、読み出し・書き込みが行わ
れる。

第７図のＢ、は従来の表示用メモリのメモリマツプであ
る。図示のように、メモリは、Ｒｅｄ成分のデータ、Ｇ
ｒｅｅｎ成分のデータおよびＢｌｕｅ成分のデータがそ
れぞれの成分のブロックに分かれて格納されている。各
成分のブロックには、１画素についてｎビットで、全画
素数分のデータが格納されている。

第７図のＣ３は従来の表示用メモリのアクセス構成図で
ある。

図において、表示用メモリにプロセッサからアクセスす
る場合、プロセッサデータバス幅かにビットで、表示用
メモリの各成分のブロックに接続するメモリデータバス
がβピッ）・幅（ＩｌはＢ、に示すｎと同じか、ｎより
大きい）とすると、各成分のメモリブロックのアクセス
を同時に行うためには、ｋば３ｘ６より大きくなければ
ならないし、しかも各メモリデータバスは、プロセッサ
データバスの相異なる部分に接続されなければ正常に動
作しない。ところが、プロセッサデータバスは、プロセ
ッサが備えるデータバスの幅に制約され８ビツト、１６
ビツト等のプロセッサを多く使用し、しかも、プロセッ
サデータバスと３つのメモリデータバスを接続すること
は困難である。

そのため、従来は一般に、１画素のデータを処理する毎
に、プロセッサから表示用メモリに３回アクセスして処
理する必要があった。

［発明が解決しようとする課題］ 上記したように、従来の方式では１画素のデータを処理
するのにプロセッサから表示用メモリに複数回アクセス
する必要があるためデータ処理に時間がかかるという問
題があった。

本発明は、プロセッサが表示用メモリを１回アクセスす
ると１画素のデータを処理することができる表示用メモ
リのアクセス方式を提供することを目的とする。

［課題を解決するための手段］ 第１図は本発明の基本構成図である。

第１図において、１０はプロセッサ、１１はプロセッサ
データバス、１２はデータ変換部、１３はメモリデータ
バス、１４は表示用メモリを表す。

本発明はプロセッサと表示用メモリの間にデータ変換部
を設け、データ変換部において、プロセッサからのコー
ドデータと表示用メモリの各成分の画素データとを相互
変換して、プロセッサデータバスのビット幅が個別のメ
モリデータバスと同様の幅を用いて、全成分の１画素デ
ータを同時にアクセスするものである。

［作用］ 表示用メモリ１４は、赤（Ｒｅｄで表示）成分のブロッ
ク１４１．緑（Ｇｒｅｅｎで表示）成分のブロック１４
２および青（Ｂｌｕｅで表示）成分のブロック１４３と
で構成され、各成分のＬ画素データはｎビットで構成さ
れている。各ブロックとデータ変換部１２間にはそれぞ
れがｎビット幅の個別のメモリデータバス１３１　１３
２　１３３が設けられ、全体で（３Ｘｎ）ビット幅のメ
モリデータバス１３を構成する。

プロセッサ１０は、所望の１画素のデータに処理を施す
場合、表示用メモリ１４に読み出しのアクセスをして、
処理を施すと書き込みのアクセスを行う。読み出しのア
クセスを行う場合、図示しないアドレスバスにより表示
用メモリの特定の１画素のデータを読み出す。この時、
各成分のブロック１４１〜１４３から同時に対応する位
置の画素データが読み出され、ｎビット幅の個別のメモ
リデータバス１３１〜１３３を介してデータ変換部１２
に入力する。データ変換部１２の相互変換手段１２１は
、各成分の画素データについて識別を行って、ｍビット
のデータ量のコードデータを発生する。この場合、ｍ≦
ｎの関係を備えており、コードデータのデータ量ｍはプ
ロセッサが１度に処理することができるデータ量となっ
ている。

コードデータはプロセッサデータバス１１を介してプロ
セッサ１０に供給される。

プロセッサ１０において処理された結果は、ｍビットの
コードデータとしてプロセッサデータバス１１からデー
タ変換部１２に入力し、データ変換部１２の相互変換手
段１２１は１画素のコードデータを表示用メモリの各成
分ｎビットの画素データに変換し、合計３ｎビツトの画
素データは各成分に対応する個別のメモリデータバス１
３１〜１３３に供給され、各成分のブロック１４１〜１
４３の所定のアドレス（図示しないアドレスバスから供
給）に書き込まれる。

このように、プロセッサが１回の表示用メモリへ読み出
し・書き込みアクセスを行って処理することにより１画
素のデータを処理することができる。

［実施例］ 第２図は本発明の実施例の構成図、第３図はアクセス領
域とコードデータの説明図、第４図はデータコンバータ
の実施例構成図、第５図はコードデータの構成例を示す
図、第６図は処理フロー図である。

第２図において、２０はプロセッサ、２１は８ビット幅
のプロセッサデータバス、２２はデータコンバータ（第
１図のデータ変換部に対応）、２３１〜２３３はそれぞ
れ８ビット幅のメモリデータバス、２４１〜２４３はＲ
ｅｄ、Ｇｒｅｅｎ。

Ｂｌｕｅの各成分のメモリブロック、２５はアドレスデ
コーダ、２６はメモリコントローラを表す。

データコンバータは、各成分毎に分割された構成か、一
つにまとめられた構成のいずれでも採用できるが、この
例ではＲｅｄ、Ｇｒｅｅｎ、Ｂｌｕｅの各成分毎に分割
されたデータコンバータ２２１〜２２３を備える構成と
なっている。

表示用メモリ２４は各成分毎のメモリブロック２４１〜
２４３に分割され、各成分のアクセス領域は、第３図Ａ
に示すように割り当てられている。

すなわち、図示のように、Ｒｅｄ成分がＯ番地から１０
０００番地未満、Ｇｒｅｅｎ成分が１００００番地から
２００００番地未満、Ｂｌｕｅ成分が２００００番地か
ら３００００番地未満となっている。これらのアクセス
領域は、各成分を単独にアクセスする場合のアクセス領
域であり、本発明を実施する場合には使用しない。

本発明による表示用メモリの全成分の同時アクセス領域
は、３００００番地から４００００番地未満を使用する
。この領域のアクセスアドレスを第２図のプロセッサ２
０が指定すると、アドレスデコーダ２５で各成分の中の
何れであるかを識別すると同時に、全成分のメモリブロ
ックをアドレスしているかを識別して、識別結果に対応
してＢｌｕｅＧｒｅｅｎ、Ｒ，ｅｄ、ＡＬＬの何れかの
出力を発生する。ＡＬＬの出力が発生ずるとメモリコン
トローラ２６に人力して、メモリコントローラ２６では
、第３図に示すように、３００００番地〜４００００番
地未満の番地をＲｅｄ、Ｇｒｅｅｎ、Ｂｌｕｅの３つの
成分のブロックの番地に変換して、各メモリブロック２
４１〜２４３のアドレス入力として出力する。

例えば、３０００１番地のアドレスは、１番地と、１０
００１番地および２０００１番地の３つのアドレスとし
てメモリアドレスコントロールハス２６１から各ブロッ
クに供給される。

このようにして、表示用メモリ２４の全メモリブロック
２４１〜２４３は同時にアクセスされ、読み出し・書き
込み等の制御はプロセッサからのプロセッサコントロー
ルハス２０１に出力された信号をメモリコン１−ローラ
２６で受けてメモリアドレスコントロールバス２６１か
ら各メモリブロックに供給される。

表示用メモリ２４の各成分のメモリブロックに格納され
た１画素の画素データは、この実施例では第３図Ｂに示
すように８ビットで構成されており、プロセッサで扱う
１画素のコードデータは第３図Ｂに示すように、Ｒｅｄ
、Ｇｒｅｅｎ、Ｂｌｕｅの各成分に対し２ビツトが割り
当てられ、合計した６ビツトに付加ビットの２ビツトを
加えて８ビツトで構成されているものとする。

データコンバータの実施例構成を第４図に示す。

第４図のデータコンバータは第２図のデータコンバータ
２２内に成分側に設けられた３つの同様の構成のデータ
コンバータの１つを表す。

第４図において、２１は第２図に示す８ビツト幅のプロ
セッサデータバスであり、４ｏはデータコンバータ、４
１はコード発生器、４２は比較器、４３は予め８ビツト
のデータが設定されるレジスタ、４４は表示用メモリか
ら読み出したデータが格納される８ビツトのバッファ、
４５４６はそれぞれ予め設定された８ビツトのデータが
設定されるレジスタ、４７は入力された２ビツトデータ
をデコードして複数の入力の中から１つを選択する変換
器、４８は表示用メモリに複数備えられた各成分のメモ
リブロック（第２図の２４１〜２４３）の１つに接続す
る８ビツトのメモリデータバス（第２図の２３１〜２３
３の１つ）を表す。

第４図の動作を説明する。

プロセッサが表示用メモリがらデータを読み出した場合
の説明をすると、この時第２図のアドレスおよびリード
（Ｒｅａｄ）信号等によって第４図の制御端子付ゲート
の内ゲー）４８ｃだけオープンして、他のゲート４８ａ
、４８ｆ、４８ｇはクローズした状態となる。

メモリデータバス４８から対応する成分の８ビツトデー
タがデータコンバータ４０に入力する。

この時ゲート４８ｅを通って内部バス４０１に８ビツト
データが現れるが、ゲート４８．ａには禁止入力が制御
端子（○印）に供給されて、プロセンサデータバス２１
に出力されない。内部ハス４０１の８ビツトは書き込み
時の制御（後述する）のためにバッファ４４に格納され
るとともに、比較器４２に入力され、レジスタ４３の予
め設定された８ビツトデータと比較される。比較器４２
は、この例では一致、不一致の検出を行い、その結果に
従って、コード発生器４１は“′００“、“１１゛を出
力する。このメモリリードにおける比較動作は第５図の
Ａ、に示されている。

ここで、比較器４２において、大、小の判別を行うこと
も可能である。

コード発生器４１から出力された２ビット出力は禁止入
力が供給されてないゲー）４８ｃを通って２ビット幅の
バス２１１から８ビツト幅のバス２１のこの色成分に割
り当てられた２ビツト位置に出力される。（各成分のビ
ット割り当ては、第３図Ｂ、に示されている） 各成分に対応するデータコンハークから、２ビツトのコ
ードが発生し合計６ビツトのコードとなり、８ビツトの
コードデータ（２ビツトの付加コードを加えて計８ビッ
ト）がプロセッサデータバス２１からプロセッサに入力
される。

なお、比較器４２．レジスタ４３．コード発生器４１の
構成は、表示用メモリから読み出した画素データの内容
が、一定の画素データの内容（色の階調）と同じである
かを識別して同じ色のパターンを検出したり、ある色の
パターンの内側か外側かを識別したりすることができる
。

次に、プロセッサから表示用メモリに書き込みを行う場
合の、データコンバータ４０の動作を説明する。この場
合、アドレスおよびライト信号（第２図プロセッサ２０
からのＷｒｉｔｅ信号）によりゲー）４８ｇがオープン
して、他の制御端子付きゲー１−４８ａ、４８ｃ、４８
ｆは禁止され８ビツト幅のプロセッサデータバス２１が
ら入力されたコードデータは、対応する成分の２ビツト
がデータコンバータ４０に入力される。その２ビツトは
２ビツト幅のバス２１１からゲート４８ｄを介して変換
器４７に入力する。

各成分のデータコンバータに供給される２ビットのコー
ドデータは、この実施例では第５図Ｂ。

に示す意味を持ち、変換器４７は２ビツトのデータをデ
コードして、複数個の８ビツトデークの中の一つを選択
してゲー）４８ｇ　（書き込み時には禁止されない）か
ら出力する。すなわち、コードデータが、“ｏ　ｏ　”
　、　　“１１′°の場合は、バッファ４４の８ビツト
データが出力される。このバッファは読み出しの際に内
部バス４０１上のデータが格納されている。コードデー
タが、“ｏｌ”または“１０“の場合は、それぞれレジ
スタ４５または４６の８ビツトデータが出力される。

各成分のデータコンバータから出力された８ビツトのデ
ータは、それぞれ第２図に示す各成分のブロックメモリ
に書き込まれる。

第４図のレジスタ４３，４５．４６の内容は、各種の手
段で設定することができ、例えば、プロセッサ側から動
作に対応して必要なデータを設定するように構成できる
ことば明らかである。

第４図の構成において、内部データバスとして片方向の
４０１，４０２が設けられているが、このデータコンハ
ーク４０において何らの変換を行わない時、すなわちプ
ロセッサデータバスからの８ビツトデークをそのままこ
の成分のメモリブロックに書き込む場合は、制御端子付
ゲートの内ゲート４８ｆだけをオープンすることにより
実行される。その逆方向の転送は、制御端子付ゲート４
８ａだけをオープンすることにより実現する。

第６図は、プロセッサが同時アクセス領域内で同時読み
出しくリード）と同時書き込み（ライト）のそれぞれに
おける処理フローである。

第６図の各ステップにおりる動作はすでに実施例の構成
について説明したとおりであり、内容の概略を説明する
。

読み出しの処理フローにおいては、同時アクセス領域の
アドレスとリード（Ｒｅａｄ）信号を発生しくステップ
６０）、そのアドレスの画素データが各成分のメモリブ
ロックからメモリデータバスに出力される（同６１）。

次に、ステップ６２で、第４図、第５図について説明し
た比較動作とコードデータの発生・出力が行われ、次の
ステップ６３において、そのコードデータがプロセッサ
に入力されて比較処理等が行われる。

書き込み処理の処理フローは、プロセッサが同時アクセ
ス領域のアドレスとライト（Ｗｒｉｔｅ）信号を発生し
、コードデータをプロセッサデータバスに出力すると（
同６４）、そのコードデータは各成分毎のデータコンバ
ータに２ビツトづつ入力されて、上記の第４図、第５図
について説明した変換動作により８ビツトのデータに変
換されて、メモリデータバスに出力される（同６５）。

出力された各メモリデータバスのデータは対応する各メ
モリブロックの該当するアドレスに書き込まれる。

さらに、リード動作とライト動作を組み合わせて、書き
換えを行う成分に対しては、レジスタ４５．４６の値を
表示用メモリの該当する成分のメモリブロックに書き込
み、書き換えを行わない成分に対してはバッファ４４の
値を書き込むことにより、１つ以上の特定の成分のみ書
き換えを行うこともできる。従って、この機能を利用し
ない場合は、バッファを設けなくてもよい。

以上のように、プロセッサが１回のメモリアクセスを行
うことにより、１画素のＲｅｄ、０ｒｅｅｎおよびＢｌ
ｕｅの全成分のデータを同時に一括して処理することが
できる。

［発明の効果］ 本発明によればプロセッサと表示用メモリ間にデータ変
換を行うデータ変換部を備え表示用メモリの各部に対し
て同時にアクセスを行うことによってプロセッサが１画
のデータの全成分を同時に高速処理することができる。

【図面の簡単な説明】

第１図は本発明の基本構成図、第２図は本発明の実施例
の構成図、第３図はアクセス領域とコードデータの説明
図、第４図はデータコンバータの実施例構成図、第５図
はコードデータの構成例を示す図、第６図は処理フロー
図、第７図は従来例の説明図である。 第１図中、 １０：プロセッサ １１：プロセッサデータバス １２：データ変換部 １３：メモリデータバス １４：表示用メモリ 特許出願人　　株式会社ビーエフニー 復代理人弁理士　　　穂坂　和ｈｊｔ 同時書き込みの処理フロー 同時読み出しの処理フロー 処 理 フ ロ 図 第 図

Claims (1)

1. 【特許請求の範囲】 １画素のデータが赤、緑及び青の成分別にブロック分け
   されたデータ構造の表示用メモリ（１４）に対しプロセ
   ッサ（１０）がアクセスする画像処理システムにおいて
   、 プロセッサと表示用メモリの間にデータ変換部（１２）
   を設け、 表示用メモリ（１４）とデータ変換部（１２）間に各ブ
   ロックの画素データを同時に転送するメモリデータバス
   （１３）を設け、プロセッサ（１０）とデータ変換部（
   １２）間にコードデータを転送するビット幅のプロセッ
   サデータバス（１１）を設け、 データ変換部（１２）は、プロセッサで扱う１画素のコ
   ードデータと、表示用メモリで扱う各成分の画素データ
   を全部合わせた１画素データとの間で相互に変換を行う
   相互変換器（１２１）を備え、前記１画素のコードデー
   タは、表示用メモリの１成分の１画素データのデータ量
   を越えないデータ量を備えることを特徴とする表示用メ
   モリのアクセス方式。