JPH03206578A - データ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、デジタルＰＰＣ、ワードプロセッサ、ディス
クトップパブリッシング（ＤＴＰ）、ミクストモードＦ
ＡＸまたは軽印刷などのイメージデータの処理回路に関
し、詳しくは、閉じた図形内の塗りつぶし処理を行うデ
ータ変換回路に関する。

（ロ）従来の技術 アウトラインフォントなどのように、だ円や多角形の内
部、更に、一般的には線分で囲まれた閉じた領域を特定
の色等で塗りつぶしていく方法がある。即ち、任意の長
さを持つデータが第３図（イ）に示すように、任意の位
置にある２つのビットが゜゜１゜゜の状態であり、この
２ビット間のデータが゜゜０”の状態あるいは第３図（
二）に示すように、２つのビットが゜”０゛の状態で、
２ビット間のデータが゜゜１゛である場合に、第３図（
口）または（ホ）に示すように、この２ビツト間のデー
タを反転処理する。

または第３図（ハ）および（へ）に示すように、片側の
１ビットを゜゜０゜゜または゛１゜゜として、この２ビ
ット間のデータを反転処理するものである。

通常の画素データは、マイクロコンピュータ等のＣＰＵ
制御のビット巾に合わせて８ビット、または１６ビット
の単位で持っている。従来の塗りつぶしを行うデータ変
換回路は第４図に示すように、例えば８ビットのパラレ
ルの画素データをシリアル変換し、反転制御回路（４０
）で画素データの反転処理を行い、画像メモリ（４ｌ）
に一旦フラグを蓄積し、再度パラレル変換を行って変換
デタを出力している。

しかしながら、この方法では、全データをシリアル変換
をして送らなければならないので、変換時間と８ビット
あるいは１６ビットを送る時間を要する。また出力する
時に再度シリアル／パラレル変換を行わなければならず
回路規模が大きく、変換時間が８ビットの巾の場合、Ｉ
ＯｃＬＫ（変換時間各ＩＣＬＫ）必要とするなどの問題
があった。

また、処理動作速度を向上させた塗りつぶしを行うデー
タ変換回路が特開昭６３−９２９９３号公報に開示され
ている。この塗りつぶし回路は、第１の画像メモリと、
該第１の画像メモリに、所与の閉領域図形の外形線を表
わす画素を書き込む為の書き込み手段と、前記メモリか
ら、画素を読み出し、フィルパターンを持つメモリテー
ブルから塗りつぶし画素を付加して出力とする変換手段
と、前記第１の画像メモリと一対一に対応した画像領域
を持ち、前記変換手段からの出力が入力され、前記閉領
域図形の内部を塗りつぶした画像が書き込まれる第２の
画像メモリから構成される。

上記構成によれば、まず、書き込み手段により第１の画
像メモリに所与の閉領域図形の外形線を表わす画素が描
画される。外形線の描画が終了すると、変換手段は、こ
の第１の画像メモリ上の画素を読み出し、入力としフィ
ルパターンを持つメモリテーブルから塗りつぶし画素を
付加し出力とする。該出力画素は、第２の画像メモリ上
に、前記第１の画像メモリとの位置的な対応をとりなが
ら書き込まれる。この一連操作により第２の画像メモリ
上に、前記閉領域図形の内部を塗りつぶした図形を描画
するものである。

（ハ）発明が解決しようとする課題 しかしながら、上述した回路にあっては、フィルパター
ンを持つメモリテーブルを必要とするため、回路規模が
大きくなると共に、コストも高くなるという難点がある
。

更に、メモリテーブルの参照に時間を要し、その時間は
メモリのアクセス時間に左右されるため、高速化を図る
ためにはアクセス時間の速いメモリを準備する必要があ
り、高性能なメモリが必要である。

本発明は、上述した従来の問題点に鑑みなされたものに
して、簡単な回路構成にして、高速反転処理の可能なデ
ータ変換回路を提供することをその課題とする。

（二）課題を解決するための手段 本発明は、複数個の画像データが入力され、この入力さ
れたデータ内にフラグが存在するか否か判定する判定回
路と、現在変換処理を行う位置が画像の外形データの内
側か否かを判定し、内側の場合には第１のフラグ、外側
の場合には第２のフラグを設定するフラグ設定回路と、
このフラグ設定回路からの第１または第２のフラグに応
じて、画像データをビット毎に無変換または反転変換す
る第１の反転処理回路と、フラグ設定回路からの第１ま
たは第２のフラグに応じて画像データの全データを無変
換また反転変換する第２の反転処理回路と、第１および
第２の反転処理回路からの出力が入力され、判定回路の
判定結果に基き、第１または第２の反転処理回路のどち
らか一方のデータを選択して出力する選択回路とを備え
てなる。

（ホ）作用 上述した本発明によれば、画像データを特定ビット数一
度に取り込み、その中にフラグが存在するか否か判定し
、フラグが存在しない場合には、反転後の出力データが
一括して生成出力される。

（へ）実施例 以下、本発明の実施例を図面に従い説明する。

第１図は本発明の一実施例を示すブロック図である。

図示しないＣＰＵにて、画像メモリから例えば８ビット
パラレルの画像データが読み出される。

そして、取り込まれたデータ内にフラグが存在するか否
か判定する判定回路（２）、外形データの内側か否かを
判定し、フラグを設定するフラグ設定回路（３）、ビッ
ト毎に画像データの反転処理を行う第１の反転処理回路
（４）、及び入力された全ビットを一括して処理する第
２の反転処理回路（５）に、パラレルデータが入力デー
タバス（１）から夫々入力される。

判定回路（２）は取り込んだ８ビットのデータの中に゜
゜ｌ゜゛あるいは゜゛Ｏ゛゜があるかを判定する。本実
施例では、”１”のフラグが存在−するが否かを判定す
る。この判定結果により、取り込んだ８ビットの画像デ
ータに対し、一括で反転処理を行うか、ｌビットずつ反
転処理を行うか決定される。

この判定回路（２）に、入力データ、例えば（００１０
０００　）が入力されると、入力データにフラグ゜゛１
゜゜が存在するので、判定回路（２）は本実施例では゛
゜１”を後述する選択回路（６）に出力する。

また、判定回路（２）に、例えば（０００００００’０
）が入力されると、入力データにフラグ゜゜１゜゜は存
在しないので、判定回路（２）は゜゛０゛゜を選択回路
（６）に出力する。

フラグ設定回路（３）は、現在変換処理を行う位置が、
例えば゜゜１″で表される画像外形データの内側か否か
を判定する。すなわち、画像外形データの内側であれば
″０゜゛を゜゜１゜゛に変換する必要があり、外側であ
れば変換する必要はない。

そのために、現在変換を行っている位置が、外形データ
の内側であれば変換を行う必要があることを示す第１の
フラグとして゜゜　ｌ゜゜を設定し、外側であれば変換
を行う必要がないことを示す第２のフラグとして゜゜０
゛を設定する。このフラグ設定回路（３）は、例えばＴ
フリップフロップで構成し、画像データをクロック端子
に入力され、デタ゜゛ｌ゜゜が入力される毎に、フラグ
を反転させることにより、現在処理しているビットが外
形デタの内側か外側かを判断することができる。

第１の反転処理回路（４）は、取り込んだ８ビットのデ
ータに゜゛１”が存在する場合、前述したフラグ設定回
路（３）のフラグが゜゛ｌ゜゜であれば゜゛Ｏ”を゜゛
１゜゛に反転変換し、フラグが○゜゛である場合には無
変換で出カする操作を１ビット毎に行う。

第２の反転処理回路（５）は、全ビット反転処理回路（
７）とセレクタ（８）とで構成され、取り込んだデータ
が全て”Ｏ”（あるいは″１゜゛）の場合、全ビット反
転処理回路（７）で全てのビットを”１゜゜　（あるい
は゜’ｏ”）に反転する。

セレクタ（８）には、この全ビット反転処理回路（７）
の出力゛と入カデータパス（１）からのパラレルデータ
が入力される。そして、セレクタ９ （８）はフラグ設定回路（３）からのフラグ゜゛１”で
あれば全ビット反転処理回路（７）の出力を選択し、フ
ラグが”Ｏ゜゛の場合、入力データパス（１）の出力を
選択する。すなわち、全ビットが゜゛０”あるいは”１
゜゛の場合、そのままのデータを出力するか、反転デー
タを出力するかは、現在処理している位置がフラグ設定
回路（３）のフラグが示す、外形データの内側か外側か
で決定される。外形データの内側であれば、前述したよ
うに反転処理する必要があり、外形データの外側であれ
ば反転処理する必要がない。

選択回路（６）には、第１及び第２の反転処理回路（４
）（５）からの出力が入力される。そして、選択回路（
６）のセレクク端子（Ｓ）には判定回路（２）からの出
力が入力される。

この判定回路（２）にて入力されたデータに１゜゛があ
る場合には゜゜１゜゛が出力され、第１の反転処理回路
（４）からの出力データが選択されて出力される。

また、判定回路（２）に゜゛ｌ゜゛がない場合には１　
０ ”○゜゜が出力され、選択回路（６）は第２の反転処理
回路（５）からの出力データが選択されて出力される。

尚、上述した各動作は並行して行われるため、判定回路
（２）が”０゛゜の出力、すなわち入力されたデータに
フラグが存在しない場合には、直ちに第２の反転処理回
路（５）の出力が選択回路（６）より出力される。

また、判定回路（２）が゜゛１′゛の出力、すなわち入
力されたデータにフラグが存在する場合には、選択回路
（６）にて第１の反転処理回路（４）の出力が選択され
、反転処理回路（４）で１ビットずつの処理されたデー
タが出力される。

第２図は本発明の具体的な回路例を示す回路図である。

この第２図においては、８ビットのデータを一度に取り
込んで外形データ”１゛の内例の”０”データを”１゜
゛に変換していくものである。

まず、入力データバス（１）より８ビットのパラレルデ
ータがシフトレジスタ（ｌ３）に入力されｌ１ る。入力されたシフトレシスタ（１３）から判定回路（
２）としてのオア回路（２１）にデータが出力される。

このオア回路（２１）にて入力されたデータにフラグ１
゛があるか否かが判定され、その結果”１゜゜または″
０゜゜が選択回路（６）のセレクタ端子（Ｓ）に出力さ
れる。

フラグ設定回路（３）は、前述したようにＴフリップフ
ロップで構成され、このフラグ設定回路（３）にシフト
レジスタ（ｌ３）からのデータが順次入力され、外形デ
ータの内側か否かが判定され、それに対応した゛゜０゜
゜または゜゛１゜゛を出力する。

そして、このフラグ設定回路（３）からのフラグに応じ
て、第２の反転処理回路として才一ル゛１゜゜またはオ
ール”○゛゜の出力が選択回路（６）に出力される。こ
の才−ル゜゛ｌ”またはオール゜゜０゜゜の出力は、前
回の処理で設定されたフラグ設定回路（３）のフラグに
応じて出力される。オア回路（２１）からの出力が゜゛
０゛である場合には、選択回路（６）から才−ル゜゜１
゜゜またはｌ２ オール”Ｏ”が直ちに出力される。

また、オア回路（２ｌ）からの出力が゛１゜゛である場
合、すなわち入力データに”１”のフラグがある場合に
は、１ビットずつデータがシフトレジスク（ｌ３）から
出力され、第１の反転処理回路（４）の一部を構成する
オア回路（１４）の一入力に入力される。また、オア回
路（１４）の他入力には、フラグ設定回路（３）からの
出力が入力され、この両入力によりオア回路（１４）で
所望の反転処理また無変換処理されたデータがシフトレ
ジスタ（ｌ５）に１ビットずつ順次入力される。

すなわち、フラグが”１″ならば゜゜０”は゜゜ｌ”に
反転され、”１”は”１”のままシフトレジスタ（１５
）に入力され、フラグが”０”ならば”０゜゜は“０゜
゜のまま、”１゜゛は”１”のままシフトレジスタ（１
５）に入力される。

そして、８ビット全てがシフトレジスタ（１５）にシフ
トされた後、第１の反転処理回路（４）の出力として、
選択回路（６）に出力され、選択回路（６）から８ビッ
トの出力データとして出力すｌ　３ る。

次に、第３図（イ）のアウトラインフォントデークを参
照して第２図の回路に基き、本発明の動作を更に説明す
る。

まず、初めに８ビットの入力データ （　００００１０００）がシフトレジスタ（１３）にパ
ラレルに入力され、このシフトレジスク（ｌ３）からデ
ータが判定回路（２）に入力される。

また、フラグ設定回路（３）は゜゜０゜゜に初期設定さ
れている。

今、データには”１゜゛が存在するので、判定回路（２
）は゜゜１゜゛を出力し、選択回路（６）は第１の反転
処理回路の出力を選択し出力する。

従って、シフトレジスタ（ｌ３）からデータが１ビット
ずつ才ア回路（ｌ４）およびフラグ設定回路（３）へ与
えられる。そして、才ア回路（ｌ４）で処理された（　
００００１１１１）のデータがシフトレジスタ（１５）
にシフトされた後、選択回路（６）に出力され、選択回
路（６）から８ビットの出力データが出力される。この
とき、フラグ設定回路ｌ　４ 〔３〕は゛゜ｌ゛に設定されている。

続いて、（　０００００００１）の入力データが入力さ
れる。このデータも゜゛　■゜゜が存在するので、前述
と同様に第１の反転処理回路が選択されて、反転処理さ
れた（　１１１１１１１１）のデータがシフトレジスタ
（１５）にシフトされた後、選択回路（６）に出力され
、選択回路（６）から８ビットの出力データが出力され
る。そして、フラグ設定回路（３）は、今回のフラグ゜
゛１゜゜が入力されるので、”ｏ”に設定される。

次に、（　００００００）の入力データが入力される。

このデータにはフラグ゜”１　”は存在しないので、判
定回路（２）は゜゜０゜゜を出力し、選択回路（６）は
第２の反転処理回路の出力を選択する。

そして、フラグ設定回路（３）は゜゜０゜゜であるので
、才−ル゜゛０゜゛の出力が選択回路（６）に出力され
る。選択回路（６）は、（　００００００）のデータを
出力する。

而して、第３図（イ）に示すアウトラインフォントデー
タが第３図（口）に示すように両フラグ１５ 間が塗りつぶされたデータに変換される。

尚、上述した実施例においては、２つのビット”ｌ”の
その両ビットに挟まれたビット゜゜０“のビットを゜゛
１゜゜に反転処理する場合について説明したが、２つの
ビットが゜゛○゛での両ビットに挟まれたビット゜゛１
”のビットを゜゛０゜゛に反転処理する場合、２つのビ
ットが゜゜１゜゛での両ビットに挟まれたビット゛゜０
゜゛を片側の１ビットを”ｏ”としたこの２ビット間の
データを反転処理するなど適宜変更が可能である。斯か
る変更の場合には、フラグ設定回路（３）の構成を変更
すれば容易に適用できる。

（ト）発明の効果 以上説明したように、本発明によれば、入力画像データ
の特定ビット数を１度に取り込み、その中にフラグが存
在するか否か判定し、フラグが存在しない場合には、変
換処理データが一括して生成されるので、極めて簡単な
回路構成で高速化を図ることができる。特に、画像外形
データは、外形が存在しない部分が存在する部分に比べ
て非常１　６ に大きいので、本発明を画像外形データの塗りつぶし処
理に用いると、高速化が大いに図れる。

【図面の簡単な説明】

第１図は本発明の一実施例を説明するブロック図、第２
図は本発明の具体的回路例を示す回路図、第３図はアウ
トラインフォントデータとその反転処理の関係を示す模
式図、第４図は従来の塗りつぶし回路のブロック図であ
る。 ２・・・判定回路、３・・・フラグ設定回路、４・・・
第１の反転処理回路、 ５・・・第２の反転処理回路、６・・・選択回路。

Claims (1)

【特許請求の範囲】
1. （１）複数個の画像データが入力され、この入力された
   データ内にフラグが存在するか否か判定する判定回路、 現在変換処理を行う位置が画像の外形データの内側か否
   かを判定し、内側の場合には第１のフラグ、外側の場合
   には第２のフラグを設定するフラグ設定回路、 このフラグ設定回路からの第１または第２のフラグに応
   じて、画像データをビット毎に無変換または反転変換す
   る第１の反転処理回路、 前記フラグ設定回路からの第１または第２のフラグに応
   じて画像データの全データを無変換また反転変換する第
   ２の反転処理回路、 前記第１および第２の反転処理回路からの出力が入力さ
   れ、前記判定回路の判定結果に基き、第１または第２の
   反転処理回路のどちらか一方のデータを選択して出力す
   る選択回路、 とを備えてなるデータ変換回路。