JPH02201668A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は、特にパーソナルコンピュータに用いて好適
なメモリ制御装置に関する。

（従来の技術） パーソナルコンピュータの分野において、機能拡張のた
めにオプションカードを実装することが頻繁に行われる
。メモリ容量拡張のためにメモリカードが実装される。

従来、拡張メモリスロットにメモリモジュールを挿する
ことによって増設されるメモリ領域と、ＣＰＵの管理す
るアドレス空間との対応関係はハードウェアによって固
定され、通常それは連続した空間に割り付けられていた
。また、メモリサイズの異なるメモリモジュールを組み
合わせる場合、その組み合わせ方にもハードウェアによ
る制約があった。

例えば、次のようなハードウェア構成であったとする。

即ち、ＣＰＵアドレス空間の最初のＩＭバイト分のメモ
リはシステムに標準で実装されている。これを基本メモ
リと呼ぶ。そして拡張メモリスロットは３スロツトあり
、それぞれスロットＡ５スロットＢ１スロットＣと呼ぶ
。メモリモジュールは２Ｍバイト容量のものと４Ｍバイ
ト容量の２種類ある。

この場合、考えられるメモリ増設の標準的な刊み合わせ
を第４図に示す１０通りに限定し、これら以外の組み合
わせは許さないとする。ここでは次のような条件をつけ
ている。図中、■は標章ＩＭバイトの基本メモリ、■は
増設２Ｍバイトメモリモジュール、■は増設４Ｍバイト
メモリモジュールを示す。

（１）ＣＰＵアドレスの上位から下位の方向へ、スロッ
トＡ、Ｂ、Ｃか対応する。

（２）基本メモリとスロワｌ−Ａの間、及び各スロット
間のアドレスは必ず連続する。

（３）２Ｍバイト容量のメモリモジュールの後には４Ｍ
ハイド容量のメモリモジュールは挿入してはいけない。

（４）空きスロットの後にはメモリモジュールを挿入し
てはいけない。

メモリにＤＲＡＭを使用し、そのアクセスの選択はＲＡ
Ｓ信号によるとすると、各スロットのＲＡＳ信号の出力
条件は次のようになる。

スロワｌ−ＡのＲＡＳ出力条件 スロットＡに２Ｍ・凡イト容量の増設メモリモジュール
かささっＣいる時に、ＣＰＵか１Ｍバイト・から３Ｍバ
イトまてのアドレス空間をアクセスした時、またはスロ
ワｌ□　Ａに４　Ｍハイド容量の増設メモリモジュール
かささっ−Ｃいる時に、ＣＰＵが１Ｍバイトから５Ｍハ
イドしてのアドレス空間をアクセスした時。

スロワｌ−ＢのＲＡＳ出力条件ニ スロットＡ、Ｂに、２Ｍハイド容星の増設メモリモジュ
ールかささっている時に、ＣＰＵが３Ｍバイトから５Ｍ
ハイドまてのアドレス空間をアクセスした時、またはス
ロワｌ−Ａに４Ｍハイド容量の増設メモリモジュールか
さぎっており、スロットＢに２Ｍバイト容量の増設メモ
リモジュールかささっている時に、ＣＰＵが５Ｍバイト
から７Ｍバイト・までのアドレス空間をアクセスした時
、またはスロットＡＢに４Ｍハイド容量の増設メモリモ
ジュールがささっている時に、ＣＰＵか５Ｍバイトから
９Ｍバイト・まてのアドレス空間をアクセスした時。

スロットＣのＲＡＳ出力出力条 件口ットＡ、Ｂ、Ｃに２Ｍハイド容量の増設メモリモジ
ュールかささっている時に、ｃＰＵが５Ｍバイトから７
Ｍバイトまでのアドレス空間をアクセスした時、または
スロットＡに４Ｍハイド容量の増設メモリモジュールが
ささっており、スロットＢ、Ｃに２Ｍハイド容量の増設
メモリモジュール容量の増設メモリモジュールかささっ
ている時、ＣＰＵが７Ｍバイトから９Ｍバイトまでのア
ドレス空間をアクセスした時、またはスロットＡ、Ｂに
４Ｍバイ）・容量の増設メモリモジュールかささってお
り、スロワｈ　Ｃに２Ｍハイド容量の増設メモリモジュ
ールかささっている時に、ＣＰＵか９Ｍバイトから１１
Ｍバイトまでのアドレス空間をアクセスした時、または
スロワｌ−ＡＢ、Ｃに４Ｍ／＜イト容量の増設メモリモ
ジュールかささっている時に、ＣＰＵか９Ｍから１３Ｍ
３Ｍバイトてのアドレス空間をアクセスした１１Ｓ０こ
れらの条件を満たずロジックをハードウェアで組むこと
になる。

（発明が解決しようとする課題） 上記従来例によれば、各スロットに出力されるＲＡＳ信
号は、そのスロットに対して許される条件を全てデコー
ドして作らねばならない。また、デコード条件を減らず
ためには、メモリ増設の組み合わせに制約を持たせる必
要がある。その制約を緩和すると、それたけハードウェ
アは複雑になるといった不都合があった。

この発明は上記事情に鑑みてなされたものてあり、上記
の制約条件を無くし、かつ単純なロジックでそれを実現
するメモリ制御装置を提供することを目ｒ白とする。

［発明の構成コ （課題を解決するための手段） 本発明は、システムに標準で実装されいるメモリのほか
に、メモリモジュールを拡張メモリスロットに挿入する
ことによって゛メモリ増設の出来るコンピュータにおい
て、ＣＰＵの管理するアドレス空間を複数の等領域に分
け、各領域ごとに独立したレジスタを持ぢ、システムに
標準て実装されているメモリか、あるいは任意の拡張メ
モリスロットに挿入したメモリモジュールのメモリのと
れを使用するかを、各領域毎に前記レジスタに設定する
ことによって、任意に割り振り可能とするメモリ制御装
置である。

（作　用） 本発明は上述したように、ＣＰＵのアドレス空間を複数
の等しい大きさのブロックに分けた時の、各ブロックに
対応して出力されるべきＲＡＳ信号の番号を覚えておく
レジスタと、ＣＰＵがら発せられるアドレスをデコード
し、対応するブロックのレジスタ値を選択するセレクタ
と、そこで選択されたレジスタ値をデコードし、対応す
るＲＡＳ信号を出力するセレクタを持つことにより、ブ
ロック単位に任意のメモリを割り振ることが出来る。

このことにより、ＣＰＵアドレスと、システムに標準で
実装されている基本メモリ、または拡張メモリスロット
に実装されたメモリとの対応は自由に設定でき、ハード
ウェアの簡略化ができる。

（実施例） 以下、図面を使用して本発明実施例について詳細に説明
する。

第１図は本発明の実施例を示すブロック図である。ここ
で、拡張メモリスロットは３スロツトあり、ＣＰＵアド
レス空間は１６Ｍバイトとし、システム内の標準メモリ
としてＩＭバイト持っているものとする。

図において、１１は基本メモリであり、システム内に標
準で１Ｍバイト容量を持つ。ＲＡＳＯで選択される。符
号１２は拡張メモリスロットであり、３スロット持つ。

スロットＡはＲＡＳＩとＲＡＳ２で、スロットＢはＲＡ
Ｓ３とＲＡＳ４で、スロットＣはＲＡＳ５とＲＡＳ６で
、それぞれ選択される。１３はそれぞれ独立した１６個
の４ビツト長のレジスタであり、各スロットに供給され
るＲＡＳ信号に対応する番号を覚えておく。

レジスタ値が“０”から“６”まではぞれぞれＲＡＳＯ
からＲＡＳ６までに対応し、レジスタ値、“７”以上は
どのＲＡＳ信号にも対応しない。

１４はデコーダであり、ＣＰＵアドレス上位４ピッ−・
から１個の１Ｍバイトブロックを選択する。

１５はセレクタであり、選択されたブロックのＲＡＳ番
号を出力する。１６はデコーダであり、ＲＡＳ番号から
一つのＲＡＳ信号を選択する。

ＲＡＳ番号が“７”以上ではどのＲＡＳ信号も選択され
ない。１７はゲートであり、選択されたＲＡＳ信号を出
力する。１８はゲートであり、ＣＰＵアドレスにより選
択されたブロックに対してメモリアクセスを行う事を示
す。

以下、本発明実施例の動作について詳細に説明する。Ｃ
ＰＵがアクセス出来る全アドレス空間を１６Ｍバイトと
し、それをブロックＯがらブロック１５の、計１６個の
ブロックに分けるとする。

この場合、各々のブロックのメモリ領域は１Ｍバイトで
ある。基本メモリのアクセスはＲＡＳＯを用いる。また
、拡張メモリスロットにはＲＡＳＩからＲＡＳ６までの
、各々２本づつのＲＡＳ信号か出力される。２Ｍバイト
メモリモジュールは１本のＲＡＳ信号のみ使用し、４Ｍ
バイトメモリモジュールはＲＡＳ信号を２本とも使用す
る。ここで４Ｍバイトメモリモジュールは、２Ｍバイト
メモリモジュールを２個合せたものとして扱っている。

システム立ち上げ時の処理（ＩＲＴ）で、レジスタ１３
には各ブロックに対応するＲＡＳ番号をセットする。メ
モリの実装されないブロックのレジスタは“７”以上の
値を入れておく。

ＣＰＵからのアドレス信号Ａ２３〜２０はデコーダ１４
によりＩＭバイト単位９から１５までの１６個のブロッ
クに分割され、該当するブロックの出力のみが有効とな
る。この信号を受けてセレクタ１５は、レジスタ１３の
対応するブロックのレジスタ値を選択し出力する。その
値を元に、デコーダ１６は何れか一本以下のＲＡＳ信号
を有効とする信号を生成する。即ち、レジスタに設定さ
れている値が、存在するＲＡＳ番号（“０“から６”ま
て）の場合は、それに対応する信号が有効となり、存在
しないＲＡＳ番号（”７”以上）の場合は、何れの信号
も有効とならない。システムより供給されるＲＡＳタイ
ミング信号はゲート］７によって禁止され、選択された
ブロックに対応するＲＡＳ信号として出力される。また
、何れかのＲＡＳ信号か有効となるときには、ケート１
８によってメモリイネーブル信号か有効となり、システ
ムに対してメモリアクセスを行なうことを許す。即ち、
このメモリイネーブル信号が有効とならないときは、そ
のブロックにはメモリが存在しないことを示し、システ
ムは外部ハスをアクセスする等適当な処理を行えば良い
。

本発明はまた、別のロジックによっても実現できる。第
２図に本発明の他の実施例を示す。ここで、拡張メモリ
スロットやＲＡＳ信号の構成は、第１図に示す実施例と
同じである。図中２１はそれぞれ独立した１６個の１４
ビット長のレジスタであり、各スロットに供給されるＲ
ＡＳ信号に対応する番号を覚えておく。レジスタ値“０
”から”６”まではそれぞれＲＡＳＯからＲＡＳ６まて
に対応し、レジスタ値“７″以上はとのＲＡＳ信号にも
対応しない。２２はデコーダであり、各し］　］ ジスタ毎に、ＲＡＳ番号から一つのＲＡＳ信号を選択す
る。ＲＡＳ番号が“７”以上ではとのＲＡＳ信号も選択
されない。２３はデコーダであり、ＣＰＵアドレス上位
４ビツトから一つの］Ｍバイトブロックを選択する。２
４はセレクタであり、各ＲＡＳ信号毎に、各ブロック毎
に設定されているＲＡＳ信号から、目的のブロックのＲ
ＡＳ信号を選択する。２５はゲートであり、選択された
ＲＡＳ信号に対してＲＡＳタイミングを出力する。２６
はゲートであり、ＣＰＵアドレスにより選択されたブロ
ックに対してメモリアクセスを行うことを示す。

この例によると、あらかじめ各ブロック毎に、レジスタ
で設定されたＲＡＳ信号を選択しておき、その後ＣＰＵ
アドレスにより選択されたブロックについての、ＲＡＳ
？≧号を選択出力することになる。これにより、ＣＰＵ
アドレスからＲＡＳタイミング信号が出力されるまでが
第１図に示す実施例よりデコーダー段分短くなり、実際
の回路構成」二遅延時間か短縮されるという利点がある
。逆に回路規模は大きくなる。

第３図に応用例としてのメモリ開封けの例を示す。拡張
メモリスロットＡは未使用、スロットＢには２Ｍバイト
メモリモジュール、スロットＣには４Ｍバイトメモリモ
ジュールを挿入する。この場合、２Ｍハイド・メモリモ
ジュールのアクセスにはＲＡＳ３を用い、４Ｍバイトメ
モリモジュートのアクセスにはＲＡＳ５、ＲＡＳ６を用
いることになる。

このレジスタ設定によると、ＣＰＵアドレスの最初から
２Ｍバイトまでは２Ｍバイトメモリモジュールがアクセ
スされ、２Ｍハイドまては基本メモリがアクセスされる
。３Ｍバイトから７Ｍバイトまでは４Ｍハイドメモリモ
ジュールがアクセスされるが、その後半２Ｍバイト分は
さらに１４Ｍバイトから１．６Ｍバイトまでの領域から
もアクセス出来ることになる。７Ｍバイトから１．４　
Ｍバイトまでの領域はどのメモリもアクセスされず、外
部バスなとへ解放される。

このように、メモリ割り（＝Ｊけは自由に指定できる。

［発明の効果コ 以上説明のように本発明によれば以下に列挙する効果が
得られる。

（１，）ＣＰＵアドレスと、システムに標準で実装され
ている基本メモリ、または拡張メモリスロットに実装さ
れたメモリとの対応は、自由に設定できる。

（２）各メモリ間のアドレスは連続していなくても良い
。

（３）容量の異なるメモリモジュールを自由に組み合わ
せられる。

（４）空きスロットの位置に制約は無い。

（５）ハードウェア構造は単純である。

【図面の簡単な説明】

第１図は本発明の実施例を示すロジック構成図、第２図
は本発明の他の実施例を示すロジック構成図、第３図は
応用例としてのメモリ割イ＝Ｉけを示す図、第４図は従
来例として示すメモリ増設の組合わぜを示す図である。 ］４ １１・・・基本メモリ、１２・・・拡張メモリスロット
、１３．２１・・レジスタ、１４．１６．２２．２３・
・・デコーダ、１５．２４・・・セレクタ、１７．１８
．２５．２６・・・ゲート。

Claims (1)

【特許請求の範囲】
1. システムに標準実装されるメモリの他に、拡張メモリス
   ロットにメモリカードを挿入することによってメモリ増
   設を行うコンピュータにおいて、ＣＰＵのアドレス空間
   を任意の等領域にブロック分けし、各領域毎に標準メモ
   リもしくは拡張メモリのいずれを使用するか、そのブロ
   ック番号が設定される複数の独立したレジスタと、ＣＰ
   Ｕにより生成されるアドレスをデコードし、対応するメ
   モリブロックのレジスタを選択し、かつ、ここで選択さ
   れたレジスタの値をデコードして対応するメモリ選択信
   号を出力するセレクタとを具備することを特徴とするメ
   モリ制御装置。