JPH06309223A

JPH06309223A - メモリインタリーブ機能を持つ記憶装置

Info

Publication number: JPH06309223A
Application number: JP5100965A
Authority: JP
Inventors: Nobunao Mizuochi; 伸尚水落
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-04-27
Filing date: 1993-04-27
Publication date: 1994-11-04

Abstract

(57)【要約】【目的】１バンクだけでもメモリ増設が行え、実装可能
な全体のメモリ容量をより細かく設定できるようにす
る。【構成】プロセッサから要求されたバスアドレスのブロ
ック指定フィールド（ビット２７，２６）の値ｊの指定
するブロック内でのメモリ実装状態を示す、コンフィグ
レーションレジスタ２２中の当該ブロック用の情報部分
が、１バンク実装を示す“＊＊０”の場合には、要求バ
スアドレス中のバンクセレクトフィールド（ビット３）
を最下位とするビット２４〜３の２２ビット（ブロック
サイズに相当するビット数）を、一方、全バンク（２バ
ンク）実装を示す“＊＊１”の場合には、要求バスアド
レス中のバンクセレクトフィールドより上位側のビット
２５〜４の２２ビットを、それぞれメモリアドレスとし
てアドレス生成回路２３が生成出力する構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、メモリインタリーブ
機能を持つ記憶装置に関する。

【０００２】

【従来の技術】近年の記憶装置には、メモリアクセスの
動作を高速なプロセッサの速度に近づけるためのメモリ
インタリーブと呼ばれる機能を持つものがある。このメ
モリインタリーブ機能は、メモリをバンクと呼ばれる複
数（例えば２つ）の区域に分け、各々のバンクは独立に
動作できるようにし、同時または交互に読出し／書込み
を行うものである。もし、インタリーブ機能を持たない
場合には、１回毎に同じメモリに対して読出し／書込み
を行うことになり、メモリアクセスの高速化が図れな
い。

【０００３】図１４は、このようなメモリインタリーブ
機能を持つ記憶装置の一般的な構成を示すもので、５０
はＤＲＡＭ構成のメモリである。このメモリ５０は、バ
ンク５１-0とバンク５１-1の２つのバンクに分けられて
いる。メモリコントローラ６０は、バス７０を介してプ
ロセッサ（図示せず）等から送られるアドレス（以下、
メモリアドレスと区別するためにバスアドレスと称す
る）をもとに、メモリ５０のバンク５１-0とバンク５１
-1の同一メモリアドレス位置を同時または交互にアクセ
スするインタリーブ動作を行う。このインタリーブ動作
は、図１４のようにバンク数が２の例では、２ウェイ
（ｗａｙ）インタリーブと呼ばれる。バンク５１-i（ｉ
＝０，１）を指定する信号はｃａｓ信号（ｃａｓｉ）と
呼ばれる。

【０００４】さて、バンク５１-0，５１-1は、一定サイ
ズのブロック５２-j（ｊ＝０，１，２…）を単位に管理
される。このブロック５２-jは、インタリーブされてい
るメモリを増設するときの区切りとなるものである。ブ
ロック５２-jは、例えばブロック数が４つあって４段階
の増設が可能な場合には、プロセッサから指定されるバ
スアドレスを図１５のようにすると、バスアドレスの上
位２ビットが“００”，“０１”，“１０”，“１１”
のいずれであるかにより指定される。ブロック５２-jを
指定する信号はｒａｓ信号（ｒａｓ＃ｊ）と呼ばれる。

【０００５】図１５において、「…」の部分は、ブロッ
ク自体の大きさで決定され、ブロック５２-0の例では、
３ＦＦ…Ｆ_H （添字のＨは１６進表現であることを示
す）までが最大増設容量となる。ここで、増設はブロッ
ク毎に行う必要があるが、そのブロックの全空間全部の
分の増設は必ずしも行う必要はなく、図１４のブロック
５２-2のようにすることも可能である。但し、バンク５
１-0，５１-1のうちの一方のバンクだけの増設はできな
い。この理由について以下に説明する。

【０００６】まず、メモリ５０（のバンク５１-0，バン
ク５１-1）に対する１つのアドレス（メモリアドレス）
の中に、プロセッサから指定されるバスアドレスの８つ
分のデータ（８バイト分のデータ）があるものとする
と、図１６に示すように、例えばブロック５２-0におい
て、バンク５１-0のメモリアドレス０（０…０_H ）に
は、バスアドレス０〜７の８番地分が割当てられ、バン
ク５１-1の同じメモリアドレス０（０…０_H ）には、後
続のバスアドレス８〜１５の８番地分が割当てられる。
以下、同様にして、連続するバスアドレスが８番地単位
でバンク５１-0とバンク５１-1に交互に割当てられる。

【０００７】以上のアドレス割当てにより、メモリ５０
上で、同メモリ５０に割当てられるバスアドレスを連続
したものとすることができ、インタリーブ（２ウェイイ
ンタリーブ）動作が可能となる。

【０００８】ところが、このようなインタリーブ機能を
持つ記憶装置のメモリ５０において、もしバンク５１-0
にだけメモリ素子を実装した場合には、アドレス割当て
は、図１６のバンク５１-0でのアドレス割当て状態から
明らかなように、図１７のようになるため、メモリ５０
に割当てられるアドレスは連続でなくなってしまう。

【０００９】このようにアドレスの抜ける部分が生じる
と、メモリ５０に対するリード／ライトが正確に行えな
くなる。したがってインタリーブ機能を有する従来の記
憶装置では、１バンクだけの増設はできなかった。

【００１０】

【発明が解決しようとする課題】上記したようにインタ
リーブ機能を有する従来の記憶装置では、或るブロック
について一部のバンクだけの増設を行うと、アドレスが
抜ける部分が生じて正確なリード／ライトアクセスが行
えなくなるため、増設単位は各ブロック毎に全バンクを
対象に行わなければならなかった。このため、容量的に
は不要なバンクにも増設しなければならない場合が生
じ、増設の規模が大きくなって高価格になるという問題
があった。また、同様の理由により、実装できる全体の
容量の設定が細かくできないという問題もあった。

【００１１】この発明は上記事情を考慮してなされたも
のでその目的は、１バンクだけでもメモリ増設が行え、
実装可能な全体のメモリ容量をより細かく設定できるメ
モリインタリーブ機能を持つ記憶装置を提供することに
ある。

【００１２】

【課題を解決するための手段】この発明は、メモリイン
タリーブのために２ⁿ 個（ｎは１以上の整数）のバンク
に区分して管理されると共に、アドレス空間が一定サイ
ズを単位に区分されたブロックをメモリ増設の区切りと
して管理され、前記各バンクおよび各ブロック毎に独立
して動作可能なメモリと、このメモリを制御するメモリ
コントローラとを備えた記憶装置において、上記メモリ
コントローラに、各バンクへのメモリ実装状態を各ブロ
ック毎に示すためのコンフィグレーション情報が設定さ
れるコンフィグレーションレジスタ手段、およびメモリ
の利用装置から要求されたアドレス（バスアドレス）の
指定するブロックにおけるコンフィグレーションレジス
タ手段の示す各バンクのメモリ実装状態をもとに、要求
されたバスアドレス（要求バスアドレス）からメモリア
ドレスを生成するアドレス生成手段とを設け、メモリ実
装状態によって異なるメモリアドレスが生成されるよう
にしたことを特徴とするものである。

【００１３】また、異なるメモリアドレス生成の条件と
なるメモリ実装状態として、要求バスアドレスの指定す
るブロックにおいて、２^m バンク（ｍは１≦ｍ≦ｎを満
足する整数）がメモリ実装されている第１のメモリ実装
状態と、１バンクだけがメモリ実装されている第２のメ
モリ実装状態とに大別し、第１のメモリ実装状態のブロ
ックを指定する要求バスアドレスの場合には、同アドレ
ス中のｎビットのバンクセレクトフィールドの下位ｍビ
ットより上位側のブロックサイズに相当するアドレス部
分をメモリアドレスとし、第２のメモリ実装状態のブロ
ックを指定する要求バスアドレスの場合には、同アドレ
ス中のｎビットのバンクセレクトフィールドを下位メモ
リアドレスとするブロックサイズに相当するアドレス部
分をメモリアドレスとするようにしたことをも特徴とす
る。

【００１４】

【作用】メモリコントローラが２ⁿ ウェイインタリーブ
動作をしてメモリをリード／ライトアクセスすると、２
ウェイインタリーブの説明で用いた図１６からも明らか
なように、バスアドレスは一定アドレス数を単位に２ⁿ
個のバンクに交互に割当てられる。したがって、もし１
バンクだけのメモリ実装の場合には、図１７の例からも
明らかなように、バスアドレスはそのバンク内で連続で
なくなってしまう。これは、２ⁿ バンクに満たない複数
バンクがメモリ実装されている場合も同様である。

【００１５】そこで、この発明においては、メモリコン
トローラを上記のような構成とすることにより、メモリ
利用装置から要求されたバスアドレスの指定するブロッ
ク内の各バンクのメモリ実装状態が、コンフィグレーシ
ョンレジスタ手段を参照することで認識可能とし、要求
バスアドレスから生成されるメモリアドレスが、この認
識したメモリ実装状態によって異なるようにしている。

【００１６】このように、要求バスアドレスの指定する
ブロック（アクセス対象ブロック）内の各バンクのメモ
リ実装状態に応じて、この要求バスアドレスからのメモ
リアドレス生成方式を切換えることにより、１バンクだ
けがメモリ実装されている場合でも、そのバンクに割当
てられるバスアドレスを、そのバンク内で連続したもの
にすることが可能となり、そのバンクだけを連続的にア
クセスすることができる。同様に、２ⁿ バンクに満たな
い複数バンクがメモリ実装されている場合も、その複数
バンクに割当てられるバスアドレスを、その複数のバン
クにまたがって連続したものにすることが可能となり、
その複数のバンクを、インタリーブ動作により交互（ま
たは同時）にアクセスすることが可能となる。

【００１７】ここで、メモリアドレス生成方式として、
要求バスアドレスの指定するブロックにおいて、２^m バ
ンクがメモリ実装されている第１のメモリ実装状態で
は、要求アドレス中のｎビットのバンクセレクトフィー
ルドの下位ｍビットより上位側のブロックサイズに相当
するアドレス部分をメモリアドレスとする第１のメモリ
アドレス生成方式を適用し、１バンクだけがメモリ実装
されている第２のメモリ実装状態では、要求バスアドレ
ス中のｎビットのバンクセレクトフィールドを下位メモ
リアドレスとするブロックサイズに相当するアドレス部
分をメモリアドレスとする第２のメモリアドレス生成方
式を適用することにより、即ち単にバスアドレスからメ
モリ実装状態で決まるアドレス部分を切出すだけで、メ
モリ実装状態に最適なメモリアドレスが生成できる。

【００１８】

【実施例】図１はこの発明の一実施例に係るメモリイン
タリーブ機能を持つ記憶装置の構成を示すブロック図で
ある。図１において、１０はメモリ、２０はメモリ１０
に対するメモリアクセス制御を行うメモリコントローラ
である。メモリコントローラ２０はバス３０に接続され
ている。このバス３０上では、例えばアドレスとデータ
が同じラインを時分割して使用される構成となってお
り、同バス３０には図示せぬプロセッサが接続されてい
る。なお、アドレスとデータが独立のラインを介して転
送されるバス構成であっても構わない。

【００１９】メモリ１０は、例えばバンク１１-0とバン
ク１１-1の２つのバンクに分けられている。各バンク１
１-0，１１-1は、ブロック１２-0〜１２-3の４つのブロ
ック（メモリブロック）に分けられている。このブロッ
ク１２-0〜１２-3は、メモリ増設の区切りとなるもので
ある。ブロック１２-0〜１２-3のサイズは、本実施例な
おいて適用されるバスアドレス（物理アドレス）が３２
ビットで、その範囲が００００００００_H 〜０ＦＦＦＦ
ＦＦＦ_H であるものとすると、この２５６ＭＢ（メガバ
イト）のアドレス空間を４等分した６４ＭＢとなる。こ
の例での、ブロック１２-0〜１２-3とバスアドレスとの
対応を図２に示す。

【００２０】さて本実施例では、アドレス生成回路２３
の機能により、各ブロック１２-0〜１２-3において、従
来とは異なって１バンクだけの増設が可能となってい
る。そこで図１の例では、ブロック１２-0については、
バンク１１-0側に８ＭＢのＤＲＡＭ１３０が、バンク１
１-1側に同じ容量のＤＲＡＭ１３１がそれぞれ実装され
ているものの、ブロック１２-1については、バンク１１
-0側だけに３２ＭＢのＤＲＡＭ１３２が実装され、バン
ク１１-1側には何も実装されていないメモリ構成となっ
ている。また、ブロック１２-2については、バンク１１
-0側に３２ＭＢのＤＲＡＭ１３３が、バンク１１-1側に
同じ容量のＤＲＡＭ１３４がそれぞれ実装され、ブロッ
ク１２-3については、バンク１１-0，１１-1のいずれに
も何も実装されていない。

【００２１】メモリコントローラ２０は、メモリアドレ
スライン４１によりメモリ１０（の各バンク１１-0，１
１-1）と接続され、メモリデータライン４２-0，４２-1
およびバンク指定に用いられるｃａｓ信号４３-0（ｃａ
ｓ０），４３-1（ｃａｓ１）によりバンク１１-0，１１
-1（を構成するメモリ素子）と接続されている。またメ
モリコントローラ２０は、ブロック指定に用いられるｒ
ａｓ信号４４-0〜４４-3（ｒａｓ０〜ｒａｓ３）により
ブロック１２-0〜１２-3（を構成するメモリ素子）と接
続されている。

【００２２】メモリコントローラ２０は、データとアド
レス（バスアドレス）を時分割するためのマルチプレク
サ（ＭＰＸ）２１、メモリ１０の実装状態を示す情報
（コンフィグレーション情報）が例えばシステム立ち上
げ時に動くプログラム（ブートプログラム）に従いプロ
セッサによって設定されるコンフィグレーションレジス
タ２２、およびマルチプレクサ２１から出力されるアド
レス（バスアドレス）とコンフィグレーションレジスタ
２２の内容をもとに、メモリ１０をアクセスするための
メモリアドレスを生成して出力するアドレス生成回路２
３を備えている。ここで、メモリアドレスの中には、プ
ロセッサから指定されるバスアドレスの８つ分のデータ
（８バイト分のデータ）があるものとする。

【００２３】アドレス生成回路２３は、アドレスの桁が
大きくなる大容量のメモリ１０のパッケージのピン数
（メモリアドレスライン４１の信号線数）を少なくする
ために、メモリアドレスを２つに分けて２回に時分割し
て指定（出力）するようになっている。ここで、最初に
指定（出力）される方（上位アドレス）はロウアドレス
（ｒ）、後から指定（出力）される方（下位アドレス）
はカラムアドレス（ｃ）と呼ばれる。

【００２４】アドレス生成回路２３はまた、上記ｃａｓ
信号４３-0，４３-1，ｒａｓ信号４４-0〜４４-3の生成
も司る。図３はコンフィグレーションレジスタ２２に設
定されるコンフィグレーション情報の定義例を示す。こ
の情報は例えばビット１１〜０（以下、このビット範囲
を［１１：０］で表現する。他のビット範囲についても
同様）の１２ビットで構成されており、［１１：９］は
ブロック１２-0の、［８：６］はブロック１２-1の、
［５：３］はブロック１２-2の、そして［２：０］はブ
ロック１２-3の、それぞれメモリ実装状態を示す。

【００２５】ここで、ブロック１２-j（ｊ＝０〜３）の
メモリ実装状態を示す３ビットの情報は、“０００”で
何も実装されていないことを、“＊＊０”（＊は０，１
いずれでも構わないことを示す）でバンク１１-0側だけ
にメモリ素子が実装されていることを、そして“＊＊
１”でバンク１１-0，１１-1の両方にメモリ素子が実装
されていることを、それぞれ示す。また、上記３ビット
の情報は、“０１＊”で８ＭＢのメモリ素子（ＤＲＡ
Ｍ）が実装されていることを、“１０＊”で３２ＭＢの
メモリ素子が実装されていることを、それぞれ示す。

【００２６】したがって、図１に示すメモリ１０の構成
例では、コンフィグレーションレジスタ２２は、図３の
ように“０１１１００１０１０００”に設定される。こ
の場合、メモリ１０の実装状態が図４のようになってい
ることが示される。即ち、メモリ１０のブロック１２-0
は、バンク１１-0側に８ＭＢ（のＤＲＡＭ１３０）を、
バンク１１-1側に８ＭＢ（のＤＲＡＭ１３１）をそれぞ
れ実装して、メモリインタリーブ可能な１６ＭＢバイト
メモリを構成し、ブロック１２-1は、バンク１１-0側だ
けに３２ＭＢ（のＤＲＡＭ１３２）を実装して、メモリ
インタリーブ不可の３２ＭＢメモリを構成している。ま
たブロック１２-2は、バンク１１-0側に３２ＭＢ（のＤ
ＲＡＭ１３３）を、バンク１１-1側に３２ＭＢ（のＤＲ
ＡＭ１３４）をそれぞれ実装して、メモリインタリーブ
可能な６４ＭＢメモリを構成している。

【００２７】以上の図４に示すメモリ実装状態におけ
る、ブロック１２-0〜１２-3内メモリ実装領域（有効記
憶領域）とバスアドレスとの対応を図５に示す。次にア
ドレス生成回路２３の機能について図６を参照して説明
する。

【００２８】図６に示すように、アドレス生成回路２３
は、３２ビットバスアドレス（上位４ビット［３１：２
８］は全て“０”）のうちの［２７：２６］の値ｊによ
り、ブロック１２-jを指定するためのｒａｓ信号４４-j
を出力する。即ちアドレス生成回路２３は、ｊ＝０であ
れば、符号Ｓ０で示すようにｒａｓ信号４４-0（ｒａｓ
０）を出力し、ｊ＝１であれば、符号Ｓ１で示すように
ｒａｓ信号４４-1（ｒａｓ１）を出力する。またアドレ
ス生成回路２３は、ｊ＝２であれば、符号Ｓ２で示すよ
うにｒａｓ信号４４-2（ｒａｓ２）を出力し、ｊ＝３で
あれば、符号Ｓ３で示すようにｒａｓ信号４４-3（ｒａ
ｓ３）を出力する。

【００２９】またアドレス生成回路２３は、バスアドレ
スのうちの［２７：２６］の値がｊの場合、コンフィグ
レーションレジスタ２２中のブロック１２-j用の３ビッ
ト情報部分が“＊＊０”であれば、即ちブロック１２-j
についてバンク１１-0（片バンク）だけにメモリ素子が
実装されているならば、図６において符号Ｓ１０で示す
ように、バスアドレスの［２４：３］をメモリアドレス
として生成し、上位側の［２４：１４］をロウアドレス
ｒとして、下位側の［１３：３］をカラムアドレスｃと
して出力する。この場合、アドレス生成回路２３は、ｃ
ａｓ信号４３-0（ｃａｓ０）だけを出力し、インタリー
ブ動作を行わない。

【００３０】これに対し、コンフィグレーションレジス
タ２２中のブロック１２-j用の３ビット情報部分が“＊
＊１”であれば、即ちブロック１２-jについてバンク１
１-0，１１-1の両方にメモリ素子が実装されているなら
ば、アドレス生成回路２３は、図６において符号Ｓ１１
で示すように、バスアドレスの［２５：４］をメモリア
ドレスとして生成し、上位側の［２５：１５］をロウア
ドレスｒとして、下位側の［１４：４］をカラムアドレ
スｃとして出力する。この場合、アドレス生成回路２３
は、所定のタイミングでｃａｓ信号４３-0（ｃａｓ０）
とｃａｓ信号４３-1（ｃａｓ１）を順に出力してインタ
リーブ動作を行う。

【００３１】以上のアドレス生成回路２３の機能から明
らかなように、バスアドレスの［２７：２６］の２ビッ
トは、図７および図８に示すように、ｒａｓ信号４４-0
〜４４-3のいずれを出力するかを決定する（即ちブロッ
ク１２-0〜１２-3のいずれを指定するかを決定する）ｒ
ａｓ決定フィールド（ブロック指定フィールド）として
用いられる。

【００３２】また、コンフィグレーションレジスタ２２
中のブロック１２-j用の３ビット情報部分が“＊＊１”
の場合（即ち、図１および図４に示したブロック１２-0
とブロック１２-2の例のように、バンク１１-0，１１-1
の両バンクにメモリ素子が実装されているブロックへの
メモリインタリーブ動作によるメモリアクセス時）に
は、図７に示すように、バスアドレスの［２５：４］が
メモリアドレスとして用いられる。

【００３３】この場合、バスアドレスの下位の３ビット
［２：０］は、１メモリアドレスにある８つのバスアド
レスの指定に用いられる。但し、メモリコントローラ２
０とメモリ１０との間はメモリアドレス単位でアクセス
され、メモリコントローラ２０内で８つのどれかを指定
すればよいので、この３ビット［２：０］はメモリ１０
に送られない。またバスアドレスの［３］（ビット３）
は、例えば、プロセッサから要求されたデータのサイズ
が８バイト以下で、且つ同データがバンク１１-0，１１
-1の一方のバンクだけに存在する場合など、バンク選択
が必要となる場合のバンク指定フィールド（バンクセレ
クトフィールド）として用いられる。

【００３４】以上のことから、図１に示すブロック１２
-0の例では、即ち図４に示すように、バンク１１-0，１
１-1の両バンクにメモリ素子（ＤＲＡＭ１３０，１３
１）が実装されているブロック１２-0の例では、バスア
ドレスは、図１６に示したバンク５１-0とバンク５１-1
の場合と同様に、８アドレス分（８番地）を単位にバン
ク１１-0とバンク１１-1で交互に割当てられ、メモリイ
ンタリーブ動作が可能となる。このブロック１２-0にお
ける、バスアドレス側からみたメモリアドレスとの対応
関係を図９に示す。このアドレス割当ては、ブロック１
２-2においても同様である。

【００３５】一方、コンフィグレーションレジスタ２２
中のブロック１２-j用の３ビット情報部分が“＊＊０”
の場合（即ち、図１および図４に示したブロック１２-1
の例のように、バンク１１-0，１１-1の一方だけにメモ
リ素子が実装されているブロックへのメモリインタリー
ブ動作のないメモリアクセス時）には、図８に示すよう
に、バスアドレスの［２４：３］がメモリアドレスとし
て用いられる。このように、図８の例では、バンクセレ
クトフィールドをなすバスアドレスの［３］（ビット
３）がメモリアドレスの最下位ビットとされる。

【００３６】以上のことから、図１に示すブロック１２
-1の例では、即ち図４に示すように、バンク１１-0だけ
にメモリ素子（ＤＲＡＭ１３２）が実装されているブロ
ック１２-1の例では、バスアドレスは、図１０に示した
ように、８アドレス分（８番地）を単位にバンク１１-0
だけに順に割当てられるため、アドレスは連続する。し
たがって、図１７に示したように、アドレスが連続しな
い従来方式と異なって、正確なメモリアクセスが可能と
なる。図１０のアドレス割当て状態における、バスアド
レス側からみたメモリアドレスとの対応関係を図１１に
示す。なお図１０では、作図の都合上、バスアドレスを
ブロック内の相対アドレスで表現しており、必要があれ
ば、そのアドレスに０４００００００_H を加算された
い。

【００３７】次に、この発明の一実施例の動作を説明す
る。まずバス３０に接続されたプロセッサから、メモリ
コントローラ２０に対してメモリアクセス要求と共に３
２ビットのバスアドレスａが送られたものとする。この
メモリアクセス要求にはアクセスサイズも含まれてい
る。本実施例では、アクセスサイズとしては、１バイ
ト、２バイト、４バイト、８バイトおよび１６バイトの
いずれかが指定可能であるが、説明の便宜上、１６バイ
トが指定されるものとする。

【００３８】プロセッサからメモリコントローラ２０に
送られたバスアドレスａは、同コントローラ２０内のマ
ルチプレクサ２１によりアドレス生成回路２３に選択出
力される。アドレス生成回路２３には、メモリアクセス
要求も送られる。

【００３９】アドレス生成回路２３は、プロセッサから
のバスアドレスａの［２７：２６］の２ビット（ｒａｓ
決定フィールド）の値ｊ（ここでは０）により、アクセ
ス対象となるブロック１２-jを判断し、コンフィグレー
ションレジスタ２２中のブロック１２-j用の３ビット情
報部分を参照する。そしてアドレス生成回路２３は、こ
の３ビット情報部分により、図３に定義するブロック１
２-jのメモリ実装状態を認識し、その認識結果に応じて
メモリアドレス生成等を行う。

【００４０】このアドレス生成回路２３の動作につい
て、（Ａ）プロセッサからのバスアドレスａが０番地
（オール“０”）、したがってｊ＝０の場合と、（Ｂ）
プロセッサからのバスアドレスａが０４００００００_H
番地、したがってｊ＝１の場合について、そのアドレス
ａから１６バイト分をリードするリードアクセスを例
に、図１２と図１３のタイミングチャートを適宜参照し
て以下に詳述する。（Ａ）ｊ＝０の場合まず、ｊ＝０の場合、即ち図１および図４に示すように
バンク１１-0，１１-1の両バンクにメモリ素子が実装さ
れているブロック１２-0をアクセス対象とする場合、コ
ンフィグレーションレジスタ２２中のブロック１２-0用
の３ビット情報は、図３に示すように“０１１”、した
がって“＊＊１”である。

【００４１】この場合、アドレス生成回路２３は、メモ
リインタリーブ動作を判断して、図６に示すようにバス
アドレスａの［２５：４］をメモリアドレスとし、その
上位側の１１ビット［２５：１５］をロウアドレスｒ、
下位側の１１ビット［１４：４］をカラムアドレスｃと
して、図１２のタイミングチャートに示すように時分割
でメモリアドレスライン４１上に出力する。

【００４２】またアドレス生成回路２３は、上記のアド
レス出力に応じて、ブロック１２-jを指定する（例えば
低レベルで真となる）ｒａｓ信号４４-jを出力する。こ
こではｊ＝０であることから、図１２のタイミングチャ
ートに示すように、ブロック１２-0を指定するｒａｓ信
号４４-0（ｒａｓ０）が出力される。またアドレス生成
回路２３は、バンク１１-0を指定するｃａｓ信号４３-0
（ｃａｓ０）と、バンク１１-1を指定するｃａｓ信号４
３-1（ｃａｓ１）とを、図１２に示すように順に出力す
る。

【００４３】以上により、メモリ１０のブロック１２-0
のバンク１１-0（側に実装されている８ＭＢのＤＲＡＭ
１３０）とバンク１１-1（側に実装されている８ＭＢの
ＤＲＡＭ１３１）の、ロウアドレスｒおよびカラムアド
レスｃで指定されるメモリアドレス（ここでは０番地）
が順にアクセスされる。この結果、図１２に示すよう
に、まずバンク１１-0からメモリデータライン４２-0上
に、（０番地の）８バイトデータｄ０が読出され、続い
てバンク１１-1からメモリデータライン４２-1上に、
（０番地の）８バイトデータｄ１が読出される。このデ
ータｄ０，ｄ１はマルチプレクサ２１により選択され、
バス３０を介してアクセス要求元のプロセッサに転送さ
れる。

【００４４】なお、プロセッサから要求されたアクセス
サイズ（要求サイズ）が、８バイト以下の場合には、メ
モリコントローラ２０内の図示せぬデータ切出し回路に
より要求サイズ分のデータが切出されてプロセッサへ渡
される。この際、切出し先頭バイト位置は、プロセッサ
からのバスアドレスａの下位４ビット［３：０］の示す
値により指定される。もし、一方のバンク１１-iだけの
アクセスで済む場合には、インタリーブ動作は必ずしも
必要でなく、バスアドレスａの［３］（ビット３）、即
ちバンクセレクトフィールドの示す値ｉにより、ｃａｓ
信号４３-iだけを出力して、バンク１１-iだけをアクセ
スするようにしてもよい。また、プロセッサからのバス
アドレスａの下位４ビット［３：０］の値が０でない場
合には、その値と要求サイズによっては、次のメモリア
ドレスを対象とするメモリインタリーブ動作が必要とな
ることもあり、この場合にも、データの切出しが行われ
る。このようなデータ切出しや、ワード境界をまたぐメ
モリアクセスは、従来からよく知られており、本発明に
直接関係しないため、詳細な説明は省略する。（Ｂ）ｊ＝１の場合次に、ｊ＝１の場合、即ち図１および図４に示すように
バンク１１-0だけにメモリ素子が実装されているブロッ
ク１２-1をアクセス対象とする場合、コンフィグレーシ
ョンレジスタ２２中のブロック１２-1用の３ビット情報
は、図３に示すように“１００”、したがって“＊＊
０”である。

【００４５】この場合、アドレス生成回路２３は、メモ
リインタリーブ動作なしを判断して、図６に示すように
バスアドレスａの［２４：３］をメモリアドレスとし、
その上位側の１１ビット［２４：１４］をロウアドレス
ｒ、下位側の１１ビット［１３：３］をカラムアドレス
ｃ０（ここでは０）として、図１３のタイミングチャー
トに示すように時分割でメモリアドレスライン４１上に
出力し、続いてカラムアドレスｃ０の次のカラムアドレ
スｃ１（＝ｃ０＋１、ここでは１）を同じメモリアドレ
スライン４１上に出力する。

【００４６】またアドレス生成回路２３は、上記のアド
レス出力に応じて、ブロック１２-jを指定するｒａｓ信
号４４-jを出力する。ここではｊ＝１であることから、
図１３のタイミングチャートに示すように、ブロック１
２-1を指定するｒａｓ信号４４-1（ｒａｓ１）が出力さ
れる。またアドレス生成回路２３は、インタリーブ動作
を行わないことから、バンク１１-0を指定するｃａｓ信
号４３-0（ｃａｓ０）だけを、図１３に示すように、カ
ラムアドレスｃ０，ｃ１の出力のタイミングで続けて出
力する。

【００４７】以上により、まずメモリ１０のブロック１
２-1のバンク１１-0（側に実装されている３８ＭＢのＤ
ＲＡＭ１３２）の、ロウアドレスｒおよびカラムアドレ
スｃ０で指定されるメモリアドレス（ここでは０番地）
がアクセスされる。この結果、図１３に示すように、バ
ンク１１-0からメモリデータライン４２-0上に、ブロッ
ク１２-1の０番地の８バイトデータｄ０、即ちバスアド
レス０４００００００_H 〜０４０００００７_H の８アド
レス分のデータ（図１１参照）が読出される。

【００４８】続いて、メモリ１０のブロック１２-1のバ
ンク１１-0（側に実装されている３８ＭＢのＤＲＡＭ１
３２）の、ロウアドレスｒおよび次のカラムアドレスｃ
１で指定される次のメモリアドレス（ここでは１番地）
がアクセスされる。この結果、図１３に示すように、バ
ンク１１-0からメモリデータライン４２-0上に、上記の
データｄ０に続いて、ブロック１２-1の１番地の８バイ
トデータｄ１、即ちバスアドレス０４０００００８_H 〜
０４０００００Ｆ_H の８アドレス分のデータ（図１１参
照）が読出される。

【００４９】バンク１１-0側からメモリデータライン４
２-0上に続けて読出されるデータｄ０，ｄ１はマルチプ
レクサ２１により選択され、バス３０を介してアクセス
要求元のプロセッサに転送される。

【００５０】なお、プロセッサからの要求サイズが、８
バイト以下であって、該当するデータが、１メモリアド
レスに含まれている場合には、２回目のカラムアドレス
ｃ１の出力は不要となる。この判断は、プロセッサから
のバスアドレスａの下位３ビット［２：０］の値と要求
サイズをもとに行われる。また、要求サイズが１６バイ
トであって、バスアドレスａの下位３ビット［２：０］
の値が０でない場合には、上記カラムアドレスｃ１に続
いて、更に次のカラムアドレスｃ２（＝ｃ１＋１）を出
力する必要がある。いずれの場合にもデータ切出しが必
要となる。

【００５１】以上は２ウェイインタリーブ機能を持つ記
憶装置に実施した場合について説明したが、この発明
は、４ウェイインタリーブ、８ウェイインタリーブな
ど、任意の２ⁿ ウェイインタリーブ機能を持つ記憶装置
に適用可能である。

【００５２】この場合、プロセッサからのバスアドレス
（のｒａｓ決定フィールド）によって指定されるブロッ
クにおいて、２ⁿ バンクのうちの２^m バンク（ｍは１≦
ｍ≦ｎを満足する整数）にメモリ素子が実装されている
場合には、１メモリアドレスの中に連続する２^p バスア
ドレス分のデータがあるものとすると、プロセッサから
のバスアドレスのうちの下位ｍ＋ｐビットより上位のブ
ロックサイズに相当するアドレス部分をメモリアドレス
として、２^m バンクを対象とする２^m ウェイインタリー
ブを行えばよい。

【００５３】また、上記した１メモリアドレスの中に連
続する２^p バスアドレス分のデータがある例で、プロセ
ッサからのバスアドレスにより、１つのバンクだけにメ
モリ素子が実装されているブロックが指定される場合に
は、このプロセッサからのバスアドレスのうちの下位ｐ
ビットより上位のブロックサイズに相当するアドレス部
分をメモリアドレスとして、その１つのバンクだけを対
象とする、インタリーブ動作なしのメモリアクセスを行
えばよい。

【００５４】

【発明の効果】以上詳述したようにこの発明によれば、
インタリーブ機能を持つ記憶装置のメモリコントローラ
に、各バンクへのメモリ実装状態を各ブロック毎に示す
ためのコンフィグレーション情報が設定されるコンフィ
グレーションレジスタ手段を設け、メモリ利用装置から
要求されたアドレス（要求アドレス）の指定するブロッ
クにおけるコンフィグレーションレジスタ手段の示す各
バンクのメモリ実装状態をもとに、要求アドレスからメ
モリアドレスを生成する構成とすることにより、メモリ
実装状態によって異なるメモリアドレスが生成されるよ
うにしたので、１バンクだけがメモリ実装されている場
合でも、そのバンクに割当てられるバスアドレスを、そ
のバンク内で連続したものにすることができ、そのバン
クだけを連続的にアクセスすることができる。同様に、
複数バンクがメモリ実装されている場合には、その複数
バンクに割当てられるバスアドレスを、その複数のバン
クにまたがって連続したものにすることができ、その複
数のバンクを、インタリーブ動作により交互（または同
時）にアクセスすることができる。

【００５５】このように、この発明によれば、メモリ増
設の区切りとなる各ブロック毎に、１バンクだけ、ある
いは複数バンクといった任意の実装状態が適用でき、し
かもメモリインタリーブ可能なバンク構成のブロックに
対しては、メモリインタリーブ機能が使えるため、高速
メモリアクセスを維持しながら、メモリ増設単位を小さ
くすることができる。したがって、メモリインタリーブ
機能を生かしながら、低価格で小規模のメモリ増設を行
うことができ、またメモリの容量や数の組合せで全体の
容量をより細かく無駄なく決定することができる。

【００５６】また、この発明によれば、要求されたアド
レスの指定するブロックにおいて、全バンク（２ⁿ バン
ク）のうちの２^m バンク（１≦ｍ≦ｎ）がメモリ実装さ
れている状態では、要求アドレス中のｎビットのバンク
セレクトフィールドの下位ｍビットより上位側のブロッ
クサイズに相当するアドレス部分をメモリアドレスと
し、１バンクだけがメモリ実装されている状態では、要
求アドレス中のｎビットのバンクセレクトフィールドを
下位メモリアドレスとするブロックサイズに相当するア
ドレス部分をメモリアドレスとするメモリアドレス生成
方式を適用することにより、メモリ実装状態に最適なメ
モリアドレスが簡単に生成できる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るメモリインタリーブ
機能を持つ記憶装置の構成を示すブロック図。

【図２】図１中のブロック１２-0〜１２-3とバスアドレ
スとの対応関係を示す図。

【図３】図１中のコンフィグレーションレジスタ２２に
設定されるコンフィグレーション情報の定義例を示す
図。

【図４】図１中のメモリ１０の実装状態を示す図。

【図５】図４に示すメモリ実装状態における、ブロック
１２-0〜１２-3内メモリ実装領域とバスアドレスとの対
応関係を示す図。

【図６】図１中のアドレス生成回路２３の機能を説明す
るための図。

【図７】バンク１１-0，１１-1の両バンクにメモリ素子
が実装されているブロックを指定するバスアドレスの、
アドレス生成回路２３からみたビット構成を説明するた
めの図。

【図８】バンク１１-0，１１-1のうちのバンク１１-0だ
けにメモリ素子が実装されているブロックを指定するバ
スアドレスの、アドレス生成回路２３からみたビット構
成を説明するための図。

【図９】バンク１１-0，１１-1の両バンクにメモリ素子
が実装されているブロックにおける、バスアドレス側か
らみたメモリアドレスとの対応関係を、ブロック１２-0
を例に示す図。

【図１０】バンク１１-0，１１-1のうちのバンク１１-0
だけにメモリ素子が実装されているブロックの実装側バ
ンク１１-0における、メモリアドレスとバスアドレスと
の対応関係を、ブロック１２-1を例に示す図。

【図１１】図１０に示すブロック１２-1における、バス
アドレス側からみたメモリアドレスとの対応関係を示す
図。

【図１２】図１の構成におけるメモリインタリーブ動作
をメモリリードを例に説明するためのタイミングチャー
ト。

【図１３】図１の構成におけるメモリインタリーブ動作
なしのメモリリードを説明するためのタイミングチャー
ト。

【図１４】メモリインタリーブ機能を持つ一般的な記憶
装置の構成を示すブロック図。

【図１５】図１４中のブロック５２-0〜５０-3とバスア
ドレスと、同アドレス中のブロック指定フィールドの値
との対応関係を示す図。

【図１６】図１４中のバンク５１-0，５１-1の両バンク
にメモリ素子が実装されているブロック５２-0におけ
る、メモリアドレスとバスアドレスとの対応関係を示す
図。

【図１７】図１４中のバンク５１-0，５１-1のバンク５
１-0だけにメモリ素子が実装されていると仮定した場合
の、ブロック５２-0における従来のメモリアドレスとバ
スアドレスとの対応関係を示す図。

【符号の説明】

１０…メモリ、１１-0，１１-1…バンク、１２-0〜１２
-3…ブロック、２０…メモリコントローラ、２１…マル
チプレクサ（ＭＰＸ）、２２…コンフィグレーションレ
ジスタ、２３…アドレス生成回路、３０…バス、４１…
メモリアドレスライン、４２-0，４２-1…メモリデータ
ライン、４３-0，４３-1…ｃａｓ信号（ｃａｓ０，ｃａ
ｓ１）、４４-0〜４４-3…ｒａｓ信号（ｒａｓ０〜ｒａ
ｓ３）、１３０〜１３４…ＤＲＡＭ。

Claims

【特許請求の範囲】

【請求項１】メモリインタリーブのために２ⁿ 個（ｎ
は１以上の整数）のバンクに区分して管理されると共
に、アドレス空間が一定サイズを単位に区分されたブロ
ックをメモリ増設の区切りとして管理され、前記各バン
クおよび各ブロック毎に独立して動作可能なメモリと、このメモリを制御するメモリコントローラであって、前
記各バンクへのメモリ実装状態を前記各ブロック毎に示
すためのコンフィグレーション情報が設定されるコンフ
ィグレーションレジスタ手段、および前記メモリの利用
装置から要求されたアドレスの指定する前記ブロックに
おける前記コンフィグレーションレジスタ手段の示す前
記各バンクのメモリ実装状態をもとに、前記メモリをア
クセスするためのメモリアドレスを前記要求アドレスか
ら生成するアドレス生成手段を有するメモリコントロー
ラとを具備し、メモリ実装状態によって異なるメモリア
ドレスが生成されるようにしたことを特徴とするメモリ
インタリーブ機能を持つ記憶装置。
【請求項２】前記アドレス生成手段は、前記要求アド
レスの指定する前記ブロックにおいて、２^m バンク（ｍ
は１≦ｍ≦ｎを満足する整数）がメモリ実装されている
場合には、前記要求アドレス中のバンク指定可能なｎビ
ットのフィールドの下位ｍビットより上位側の前記ブロ
ックサイズに相当するアドレス部分をメモリアドレスと
して生成し、１バンクだけにメモリ実装されている場合
には、前記要求アドレス中の前記バンク指定可能なｎビ
ットのフィールドを下位メモリアドレスとする前記ブロ
ックサイズに相当するアドレス部分をメモリアドレスと
して生成することを特徴とする請求項１記載のメモリイ
ンタリーブ機能を持つ記憶装置。