JPH02201792A - パルス・リフレッシュｄｒａｍ - Google Patents
パルス・リフレッシュｄｒａｍInfo
- Publication number
- JPH02201792A JPH02201792A JP1021258A JP2125889A JPH02201792A JP H02201792 A JPH02201792 A JP H02201792A JP 1021258 A JP1021258 A JP 1021258A JP 2125889 A JP2125889 A JP 2125889A JP H02201792 A JPH02201792 A JP H02201792A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- refresh
- signal
- input
- refresh operation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005265 energy consumption Methods 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 102100020800 DNA damage-regulated autophagy modulator protein 1 Human genes 0.000 description 9
- 101000931929 Homo sapiens DNA damage-regulated autophagy modulator protein 1 Proteins 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパルス・リフレッシュＤＲＡＭに関する。
従来のパルス・リフレッシュＤＲＡＭについて図面を参
照して詳細に説明する。
照して詳細に説明する。
第３図は従来のパルス・リフレッシュＤ ＲＡＭの一例
を示す回路図である。
を示す回路図である。
第３図に示すＤＲＡＭｌは、リフレッシュ信号ｅがアク
ティブになるとリフレッシュされる。
ティブになるとリフレッシュされる。
上述した従来のパルス・リフレッシュＤＲＡＭは、デー
タが記憶されていない場合にも、リフレッシュ動作を行
なっているので、リフレッシュ動作による電力を消費す
るという欠点があった。
タが記憶されていない場合にも、リフレッシュ動作を行
なっているので、リフレッシュ動作による電力を消費す
るという欠点があった。
本発明のパルス・リフレッシュＤＲＡＭは、ロウ・アド
レス・ストローブ信号、カラム・アドレス・ストローブ
信号、ライト・イネーブル信号のすべてがアクティブと
なった場合にリフレッシュ動作を開始するリフレッシュ
制御回路を含んで構成される。
レス・ストローブ信号、カラム・アドレス・ストローブ
信号、ライト・イネーブル信号のすべてがアクティブと
なった場合にリフレッシュ動作を開始するリフレッシュ
制御回路を含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
第１図に示すパルス・リフレッシュＤ ＲＡＭは、３人
力ＮＯＲ回路３と、Ｄフリップフロップ４と、２人力Ｏ
Ｒ回路５とを含んで構成される。
力ＮＯＲ回路３と、Ｄフリップフロップ４と、２人力Ｏ
Ｒ回路５とを含んで構成される。
ＤＲＡＭＩに一度データが記憶されると、ロウ・アドレ
ス ストローブ信号ａ、カラム・アドレス・ストローブ
信号す、ライト・イネーブル信号Ｃがアクティブになり
、３人力ＮＯＲ回路３の出力がアクティブになる。
ス ストローブ信号ａ、カラム・アドレス・ストローブ
信号す、ライト・イネーブル信号Ｃがアクティブになり
、３人力ＮＯＲ回路３の出力がアクティブになる。
これにより、リセット信号ｄがアクティブになるまでの
間はＤフリップフロップ４がアクティブであり、２人力
ＯＲ回路５の出力にリフレッシュ信号ｅが出力されるよ
うになる。
間はＤフリップフロップ４がアクティブであり、２人力
ＯＲ回路５の出力にリフレッシュ信号ｅが出力されるよ
うになる。
これにより、ＤＲＡＭＩはリフレッシュ動作を開始する
。
。
リフレッシュ動作を停止する場合は、リセット信号ｄを
アクティブにする。これにより、Ｄフリップフロップ４
の出力がインアクティブになり、２人力ＯＲ回路５の出
力にリフレッシュ信号ｅが出力されなくなり、リフレッ
シュ動作が停止する。
アクティブにする。これにより、Ｄフリップフロップ４
の出力がインアクティブになり、２人力ＯＲ回路５の出
力にリフレッシュ信号ｅが出力されなくなり、リフレッ
シュ動作が停止する。
第２図は本発明の第２の実施例を示す回路図である。
第１図における２人力ＯＲ回路５の代りに、スリーステ
ートバッファ６、プルアップ抵抗器７を用いても同様な
作用が発揮できる。
ートバッファ６、プルアップ抵抗器７を用いても同様な
作用が発揮できる。
本発明のパルス・リフレッシュＤＲＡＭは、データが記
憶されているときのみ、リフレッシュ動作を行なうので
、消費電力を低減できるという効果がある。
憶されているときのみ、リフレッシュ動作を行なうので
、消費電力を低減できるという効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は従来の一
例を示す回路図である。 １・・・・・・ＤＲＡＭ、２・・・・・・リフレッシュ
制御回路３・・・・・・３人力ＮＯＲ回路、４・・・・
・・Ｄフリップフロップ、５・・・・・・２人力ＯＲ回
路。
本発明の第２の実施例を示す回路図、第３図は従来の一
例を示す回路図である。 １・・・・・・ＤＲＡＭ、２・・・・・・リフレッシュ
制御回路３・・・・・・３人力ＮＯＲ回路、４・・・・
・・Ｄフリップフロップ、５・・・・・・２人力ＯＲ回
路。
Claims (1)
- ロウ・アドレス・ストローブ信号、カラム・アドレス・
ストローブ信号、ライト・イネーブル信号のすべてがア
クティブとなった場合にリフレッシュ動作を開始するリ
フレッシュ制御回路を含むことを特徴とするパルス・リ
フレッシュＤＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021258A JPH02201792A (ja) | 1989-01-30 | 1989-01-30 | パルス・リフレッシュｄｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021258A JPH02201792A (ja) | 1989-01-30 | 1989-01-30 | パルス・リフレッシュｄｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02201792A true JPH02201792A (ja) | 1990-08-09 |
Family
ID=12050067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1021258A Pending JPH02201792A (ja) | 1989-01-30 | 1989-01-30 | パルス・リフレッシュｄｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02201792A (ja) |
-
1989
- 1989-01-30 JP JP1021258A patent/JPH02201792A/ja active Pending
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