JP2000077678A - 半導体素子とその製造方法 - Google Patents

半導体素子とその製造方法

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JP2000077678A JP11240428A JP24042899A JP2000077678A JP 2000077678 A JP2000077678 A JP 2000077678A JP 11240428 A JP11240428 A JP 11240428A JP 24042899 A JP24042899 A JP 24042899A JP 2000077678 A JP2000077678 A JP 2000077678A
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oxide film
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    • H—ELECTRICITY
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    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H—ELECTRICITY
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  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 低電圧特性を有すると同時に、集積度の面で
も優れる半導体素子を提供する。 【解決手段】 支持手段のベース層、埋め込み酸化膜及
び活性領域を提供する半導体層の積層構造からなるＳＯ
Ｉ基板の活性領域の上に形成された第１及び第２トラン
ジスタを含む半導体素子において、前記第１及び第２ト
ランジスタは一つの活性領域の上に積層構造で形成さ
れ、一つのゲート電極を共有し、前記第２トランジスタ
のドレイン領域は前記ゲート電極と電気的に連結し、前
記第２トランジスタのソース領域は前記活性領域と電気
的に連結する構成とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子に関
し、特に低電圧の特性を持つと同時に、集積度の面でも
優れる半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体素子の高集積化、高速化及
び低電圧化の進行に伴い、バルクシリコンからなるシリ
コン基板の代わりに、ＳＯＩ(Silicon-On-Insulator)基
板を用いた半導体素子が注目されている。前記ＳＯＩ基
板は、支持手段のベース層、前記ベース層の上に配置さ
れた埋め込み酸化膜、及び前記埋め込み酸化膜の上に配
置されて活性領域を提供する半導体層の積層構造からな
る。
【０００３】かかるＳＯＩ基板に集積された半導体素子
(以下、ＳＯＩ素子という)は、シリコン基板に集積され
た通常の半導体素子に比べて、小さな接合容量(Junctio
n Capacitance)による高速化、低いしきい電圧(Thresh
old Voltage)による低電圧化、及び完全な素子分離によ
るラッチ-アップ(latch-up)の除去などの利点を持つ。
【０００４】一方、携帯用電子製品の需要の急増に伴
い、素子の大きさと共に供給電圧の減少も要求されてい
る。現在、低電圧素子を得るために広く利用される方法
は、トランジスタのしきい電圧を下げるものである。前
記しきい電圧を下げるための一例として、一つの素子に
二つのトランジスタを備えた構造が挙げられる。ここ
で、二つのトランジスタは主トランジスタと前記主トラ
ンジスタに連結した補助トランジスタとからなる。
【０００５】ところで、シリコン基板に前記構造で低電
圧素子を実現する場合、しきい電圧の減少は得ることが
できるが、リーク電流の増加を招くという問題点があ
る。よって、シリコン基板に低電圧素子を具現するのに
は限界がある。
【０００６】しかし、ＳＯＩ基板に前記構造で低電圧素
子を実現する場合、前述したように、ＳＯＩ基板に集積
されたＳＯＩ素子は、基本的に低いしきい電圧及び少な
いリーク電流の特性を有するため、小型及び低電圧を要
求する携帯用電子製品の製造に適している。
【０００７】
【発明が解決しようとする課題】しかしながら、前述し
たように、二つのトランジスタを備えた半導体素子は、
二つのトランジスタに対するそれぞれの活性領域を必要
とすることから、集積度の面で問題がある。
【０００８】よって、本発明の目的は、低電圧特性を有
すると同時に、集積度の面でも優れる半導体素子及びそ
の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、支持手段のベース層、埋め込み酸化膜及
び活性領域を提供する半導体層の積層構造からなるＳＯ
Ｉ基板の活性領域の上に形成された第１及び第２トラン
ジスタを含む半導体素子において、前記第１及び第２ト
ランジスタは一つの活性領域の上に積層構造で形成さ
れ、一つのゲート電極を共有し、前記第２トランジスタ
のドレイン領域は前記ゲート電極と電気的に連結し、前
記第２トランジスタのソース領域は前記活性領域と電気
的に連結することを特徴とする。
【００１０】また、前記他の目的を達成するために、本
発明は、支持手段のベース層、埋め込み酸化膜及び活性
領域を提供する半導体層の積層構造からなるＳＯＩ基
板；前記半導体層の活性領域の上に形成され、第１ゲー
ト酸化膜を持つゲート電極と、前記ゲート電極両側の前
記半導体層内にそれぞれ形成されたソース及びドレイン
領域とを含む第１トランジスタ；前記第１トランジスタ
とゲート電極を共有し、前記ゲート電極の上に形成され
た第２ゲート酸化膜と、前記第２ゲート酸化膜の上に形
成されたソース及びドレイン領域とを含む第２トランジ
スタ；前記第１及び第２トランジスタを覆うように、前
記ＳＯＩ基板の上に形成された層間絶縁膜；前記第１ト
ランジスタのソース及びドレイン領域とそれぞれコンタ
クトされるソース及びドレイン電極；前記ゲート電極と
前記第２トランジスタのドレイン領域を電気的に連結さ
せる第１金属配線；及び前記第１トランジスタの活性領
域と前記第２トランジスタのソース領域を電気的に連結
させる第２金属配線を含むことを特徴とする。
【００１１】また、前記他の目的を達成するために、本
発明は、支持手段のベース層、埋め込み酸化膜及び活性
領域を提供する半導体層の積層構造からなるＳＯＩ基板
を提供する段階；前記半導体層の上に第１酸化膜、第１
導電膜、第２酸化膜及び第２導電膜を順次形成する段
階；前記各々の膜をパターニングして、前記半導体層の
活性領域の上に導電膜パターン、第２ゲート酸化膜、ゲ
ート電極及び第１ゲート酸化膜を形成する段階；前記ゲ
ート電極両側の前記半導体層部分内に第１のソース及び
ドレイン領域をそれぞれ形成してなる第１トランジスタ
と、前記導電膜パターンの両側端部に第２のソース及び
ドレイン領域をそれぞれ形成してなる第２トランジスタ
とを備える段階；前記結果物の上に層間絶縁膜を形成す
る段階；前記第２トランジスタのソース及びドレイン領
域が露出するまで、前記層間絶縁膜をエッチバックする
段階；前記層間絶縁膜の所定部分を選択的にエッチング
して、第１トランジスタの第１のソース及びドレイン領
域をそれぞれ露出させる第１及び第２コンタクト孔と、
前記ゲート電極と活性領域をそれぞれ露出させる第３及
び第４コンタクト孔とを形成する段階；前記層間絶縁膜
の上に前記第１、第２、第３及び第４コンタクト孔を完
全に埋め込まれる程度の厚さで金属膜を蒸着する段階；
及び前記金属膜をパターニングして、前記層間絶縁膜の
上に前記第１及び第２コンタクト孔を介して前記第１ト
ランジスタの第１のソース及びドレイン領域とそれぞれ
コンタクトされるソース及びドレイン電極、前記第３コ
ンタクト孔を介して前記ゲート電極と前記第２トランジ
スタの第２のドレイン領域を電気的に連結させる第１金
属配線、及び前記第４コンタクト孔を介して前記活性領
域と前記第２トランジスタの第２のソース領域を電気的
に連結させる第２金属配線を形成する段階を含むことを
特徴とする。
【００１２】本発明の前記目的と新規な特長を、本明細
書の記述及び添付図面から明らかにする。
【００１３】
【発明の実施の形態】以下、添付図面に基づき、本発明
の好適実施例を詳細に説明する。図１は本発明にかかる
半導体素子のレイアウト図である。図において、１１は
活性領域、１４ａは第１及び第２トランジスタに共有さ
れるゲート電極、１６、１８は第１トランジスタのソー
ス及びドレイン領域、２６は第２トランジスタのソース
領域、３２ａ、３４ａは第１トランジスタのソース及び
ドレイン領域のコンタクト、４０ａはゲート電極のコン
タクト、４２ａは第２トランジスタのソース領域のコン
タクト、４２ｂは活性領域のコンタクトである。
【００１４】同図に示すように、本発明の半導体素子は
一つの活性領域１１上に積層された第１及び第２トラン
ジスタを含む。前記第１及び第２トランジスタは一つの
ゲート電極１４ａを共有する。そして、前記ゲート電極
１４ａは第１トランジスタのソース及びドレイン領域１
６、１８と直交するように配置される。
【００１５】図２は本発明にかかる半導体素子の斜視図
である。同図に示すように、本発明の半導体素子は、支
持手段のベース層１、埋め込み酸化膜２及び活性領域を
提供する半導体層３の積層構造からなるＳＯＩ基板１０
と、前記半導体層３の活性領域１１上に形成された第１
及び第２トランジスタ１００、２００とを含む。ここ
で、前記半導体層３の活性領域１１はフィールド酸化膜
(図示せず)により限定される。
【００１６】前記第１及び第２トランジスタ１００、２
００は一つの活性領域１１上に積層構造で形成される。
前記第１及び第２トランジスタ１００、２００は一つの
ゲート電極１４ａを共有する。前記第１トランジスタ１
００は、前記ゲート電極１４ａと、前記ゲート電極１４
ａの下に形成された第１ゲート酸化膜１２ａと、前記ゲ
ート電極１２ａ両側の半導体層３部分内に形成された第
１のソース及びドレイン領域１６、１８とを含んでな
り、前記第２トランジスタ２００は、前記ゲート電極１
４ａと、前記ゲート電極１４ａの上に形成された第２ゲ
ート酸化膜２２ａと、前記第２ゲート酸化膜２２ａの上
に形成された第２のソース及びドレイン領域２６、２８
とを含んでなる。
【００１７】ソース及びドレイン電極１７、１９は第１
トランジスタ１００の第１のソース及びドレイン領域１
６、１８とそれぞれコンタクトされる。第１金属配線４
０は第１及び第２トランジスタ１００、２００に共有さ
れるゲート電極１４ａと前記第２トランジスタのドレイ
ン領域２８が電気的に連結するように形成される。第２
金属配線４２は活性領域１１と第２トランジスタ２００
のソース領域２６の間が電気的に連結するように形成さ
れる。
【００１８】図３は前述した本発明の半導体素子の回路
図である。同図に示すように、本発明にかかる半導体素
子は、主トランジスタの第１トランジスタ１００と補助
トランジスタとしての第２トランジスタ２００とを含
み、一つの活性領域を共有する。前記第１及び第２トラ
ンジスタ１００、２００のゲート電極Ｇ１、Ｇ２は互い
に連結し、第２トランジスタ２００のゲート電極Ｇ２と
ドレイン領域Ｄ２は互いに連結する。従って、前記第１
及び第２トランジスタ１００、２００のゲート電極
Ｇ１、Ｇ２及びドレイン電極Ｄ２には同一電圧が印加さ
れる。また、前記第２トランジスタ２００のソース電極
Ｓ２は第１トランジスタ１００のボディとコンタクトさ
れる。
【００１９】かかる本発明の半導体素子において、主ト
ランジスタの第１トランジスタ１００のチャンネル領域
でのボディ電荷(Body Charge)は補助トランジスタの第
２トランジスタ２００の正バイアスによって減少され
る。前記ボディ電荷の減少は活性領域の表面にチャンネ
ル領域を発生させるためにゲート電極に加わる電圧が減
少することを意味する。このため、主トランジスタの第
１トランジスタ１００のしきい電圧は減少することにな
る。
【００２０】また、本発明の半導体素子において、第２
トランジスタ２００によって第１トランジスタ１００の
ボディに印加された正バイアスは、前記第１トランジス
タ１００のゲート電極Ｇ１に印加されるべき電界が一般
のトランジスタ構造でより減少されるように誘導するた
め、前記第１トランジスタ１００での移動度は増加する
ことになる。
【００２１】しかも、本発明の半導体素子において、第
２トランジスタ２００のターン-オン(Turn-On)前には第
１トランジスタ１００のボディに正バイアスが印加され
ないため、一般のトランジスタ構造に比べて少ないリー
ク電流特性を持つことになる。
【００２２】従って、本発明の半導体素子は、低いしき
い電圧及び少ないリーク電流の特性を有し、特に、二つ
のトランジスタが一つの活性領域の上に形成されるた
め、集積度の面でも従来のものに比べて非常に優れる。
【００２３】図４乃至図１１は本発明の実施例による半
導体素子の製造方法を説明するための各工程別断面図で
ある。尚、図４乃至図８及び図１０は図１のＡ-Ａ′線
に沿って切断して示す工程断面図で、図９及び図１１は
図８及び図１０の段階で図１のＢ-Ｂ′線に沿って切断
して示す工程断面図である。
【００２４】図４を参照すれば、支持手段のベース層
１、埋め込み酸化膜２及び活性領域を提供する半導体層
３の積層構造からなるＳＯＩ基板１０を備える。前記半
導体層３内にその活性領域を限定するフィールド酸化膜
(図示せず)が形成される。第１酸化膜１２、第１導電膜
１４、第２酸化膜２２及び第２導電膜２４が前記ＳＯＩ
基板１０の半導体層３の上に順次形成される。前記第１
導電膜１４は第１及び第２トランジスタに共有されるゲ
ート電極となるべき層で、ドープしたポリシリコン膜か
らなる。前記第２導電膜２４は第２トランジスタのソー
ス及びドレイン領域とチャンネル領域が形成されるべき
層で、ドープしないポリシリコン膜からなる。
【００２５】図５を参照すれば、第２導電膜、第２酸化
膜, 第１導電膜及び第１酸化膜はパターニングされ、そ
の結果、第２トランジスタのソース及びドレイン領域と
チャンネル領域が形成されるべき導電膜パターン２４ａ
と、第２トランジスタの第２ゲート酸化膜２２ａ、第１
及び第２トランジスタに共有されるゲート電極１４ａ及
び第１トランジスタのゲート酸化膜１２ａとが得られ
る。次に、所定導電型の不純物、例えばＮ型の不純物が
露出したゲート電極１４ａ両側の半導体層部分と導電膜
パターン２４ａの両側端部のそれぞれに高濃度でイオン
注入され、続いて、Ｎ型の不純物がイオン注入された前
記結果物をアニールすることにより、第１トランジスタ
の第１のソース及びドレイン領域１６、１８と第２トラ
ンジスタの第２のソース及びドレイン領域(図示せず)が
形成される。
【００２６】尚、導電膜パターン２４ａは第２トランジ
スタの第２のソース及びドレイン領域間に配置されるチ
ャンネル領域を示す。従って、以下図面符号２４ａは第
２トランジスタのチャンネル領域である。
【００２７】図６を参照すれば、層間絶縁膜３０は前記
結果物の上に蒸着される。ここで、前記層間絶縁膜３０
はＴＥＯＳ酸化膜３０ａとＢＰＳＧ膜３０ｂとからなる
２層構造である。前記ＢＰＳＧ膜３０ｂは、その蒸着後
に、表面平坦化が得られるように６００〜８００℃でフ
ローされる。
【００２８】図７を参照すれば、層間絶縁膜３０は第２
トランジスタの第２のソース及びドレイン領域(図示せ
ず)を含むチャンネル領域２４ａが露出するまでエッチ
バックされる。
【００２９】図８及び図９を参照すれば、層間絶縁膜３
０は、前記層間絶縁膜３０の上に感光膜パターンを形成
する工程と、前記感光膜パターンをエッチングバリアと
するエッチング工程とによって、その所定部分が選択的
にエッチングされる。結果、図８に示すように、前記層
間絶縁膜３０に第１トランジスタのソース及びドレイン
領域１６、１８をそれぞれ露出させる第１及び第２コン
タクト孔３２、３３が形成される。また、図９に示すよ
うに、前記層間絶縁膜３０にゲート電極１４ａを露出さ
せる第３コンタクト孔３４と、半導体層３の活性領域１
１を露出させる第４コンタクト孔３５とが形成される。
【００３０】図９において、４は活性領域を限定するフ
ィールド酸化膜、２６、２８は図５の段階で形成された
第２トランジスタの第２のソース及びドレイン領域であ
る。
【００３１】図１０及び図１１を参照すれば、前記結果
物の上に金属膜が前記第１乃至第４コンタクト孔３２、
３３、３４、３５を完全に埋め込まれる程度の充分な厚
さで蒸着される。次に、前記金属膜は所定形態でパター
ニングされる。これにより、図１０に示すように、前記
層間絶縁膜３０の上に第１トランジスタのソース及びド
レイン領域１６、１８とそれぞれコンタクトされるソー
ス及びドレイン電極１７、１９が形成される。また、図
１１に示すように、前記層間絶縁膜３０の上に第１及び
第２トランジスタに共有されるゲート電極１４ａと第２
トランジスタのドレイン領域２８を電気的に連結させる
第１金属配線４０、並びに前記第１及び第２トランジス
タが一つの活性領域を共有するように、前記半導体層３
の活性領域１１と第２トランジスタのソース領域２６を
電気的に連結する第２金属配線４２が形成される。
【００３２】
【発明の効果】以上のように、本発明の半導体素子は、
二つのトランジスタが一つの活性領域上に形成されるた
め、集積度の面で非常に優れる。また、本発明の半導体
素子は低いしきい電圧と少ないリーク電流を持つため、
小型及び低電圧の特性が要求される携帯用電子製品の製
造に非常に適している。
【００３３】尚、本発明は本実施例に限られるものでは
なく、本発明の趣旨から逸脱しない範囲内で多様に変形
・実施することが可能である。
【図面の簡単な説明】
【図１】本発明の実施例による半導体素子のレイアウト
図である。
【図２】本発明の実施例による半導体素子の斜視図であ
る。
【図３】本発明の実施例による半導体素子の回路図であ
る。
【図４】本発明の実施例による半導体素子の製造方法を
説明するための各工程別断面図である。
【図５】本発明の実施例による半導体素子の製造方法を
説明するための各工程別断面図である。
【図６】本発明の実施例による半導体素子の製造方法を
説明するための各工程別断面図である。
【図７】本発明の実施例による半導体素子の製造方法を
説明するための各工程別断面図である。
【図８】本発明の実施例による半導体素子の製造方法を
説明するための各工程別断面図である。
【図９】本発明の実施例による半導体素子の製造方法を
説明するための各工程別断面図である。
【図１０】本発明の実施例による半導体素子の製造方法
を説明するための各工程別断面図である。
【図１１】本発明の実施例による半導体素子の製造方法
を説明するための各工程別断面図である。
【符号の説明】
１ ベース層 ２ 埋め込み酸化膜 ３ 半導体層 １０ ＳＯＩ基板 １１ 活性領域 １２ａ、２２ａ ゲート酸化膜 １４ａ ゲート電極 １６、２６ ソース領域 １７ ソース電極 １８、２８ ドレイン領域 １９ ドレイン電極 ３０ 層間絶縁膜 ３２、３３、３４、３５ コンタクト孔 ４０ 第１金属配線 ４２ 第２金属配線 １００ 第１トランジスタ ２００ 第２トランジスタ

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】支持手段のベース層、埋め込み酸化膜及び
    活性領域を提供する半導体層の積層構造からなるＳＯＩ
    基板の活性領域上に形成された第１及び第２トランジス
    タを含む半導体素子において、 前記第１及び第２トランジスタは一つの活性領域の上に
    積層構造で形成され、一つのゲート電極を共有し、前記
    第２トランジスタのドレイン領域は前記ゲート電極と電
    気的に連結し、前記第２トランジスタのソース領域は前
    記活性領域と電気的に連結することを特徴とする半導体
    素子。
  2. 【請求項２】前記第１トランジスタは、ゲート電極と、
    前記ゲート電極の下に形成された第１ゲート酸化膜と、
    前記ゲート電極両側の半導体層部分内に形成されたソー
    ス及びドレイン領域とを含むことを特徴とする請求項１
    記載の半導体素子。
  3. 【請求項３】前記第２トランジスタは、前記ゲート電極
    と、前記ゲート電極の上に形成された第２ゲート酸化膜
    と、前記第２ゲート酸化膜の上に形成されたソース及び
    ドレイン領域とを含むことを特徴とする請求項１記載の
    半導体素子。
  4. 【請求項４】前記第１トランジスタのソース及びドレイ
    ン領域のそれぞれにコンタクトされたソース及びドレイ
    ン電極をさらに含んでなることを特徴とする請求項１記
    載の半導体素子。
  5. 【請求項５】支持手段のベース層、埋め込み酸化膜及び
    活性領域を提供する半導体層の積層構造からなるＳＯＩ
    基板；前記半導体層の活性領域の上に形成され、第１ゲ
    ート酸化膜を持つゲート電極と、前記ゲート電極両側の
    前記半導体層内にそれぞれ形成されたソース及びドレイ
    ン領域とを含む第１トランジスタ；前記第１トランジス
    タとゲート電極を共有し、前記ゲート電極の上に形成さ
    れた第２ゲート酸化膜と、前記第２ゲート酸化膜の上に
    形成されたソース及びドレイン領域とを含む第２トラン
    ジスタ；前記第１及び第２トランジスタを覆うように、
    前記ＳＯＩ基板の上に形成された層間絶縁膜；前記第１
    トランジスタのソース及びドレイン領域とそれぞれコン
    タクトされるソース及びドレイン電極；前記ゲート電極
    と前記第２トランジスタのドレイン領域を電気的に連結
    させる第１金属配線；及び、前記第１トランジスタの活
    性領域と前記第２トランジスタのソース領域を電気的に
    連結させる第２金属配線を含むことを特徴とする半導体
    素子。
  6. 【請求項６】前記第１トランジスタは主トランジスタで
    あり、前記第２トランジスタは補助トランジスタである
    ことを特徴とする請求項５記載の半導体素子。
  7. 【請求項７】前記第１及び第２トランジスタは一つの活
    性領域を共有することを特徴とする請求項５記載の半導
    体素子。
  8. 【請求項８】支持手段のベース層、埋め込み酸化膜及び
    活性領域を提供する半導体層の積層構造からなるＳＯＩ
    基板を提供する段階；前記半導体層の上に第１酸化膜、
    第１導電膜、第２酸化膜及び第２導電膜を順次形成する
    段階；前記各々の膜をパターニングして、前記半導体層
    の活性領域の上に導電膜パターン、第２ゲート酸化膜、
    ゲート電極及び第１ゲート酸化膜を形成する段階；前記
    ゲート電極両側の前記半導体層部分内に第１のソース及
    びドレイン領域をそれぞれ形成してなる第１トランジス
    タと、前記導電膜パターンの両側端部に第２のソース及
    びドレイン領域をそれぞれ形成してなる第２トランジス
    タとを備える段階；前記結果物の上に層間絶縁膜を形成
    する段階；前記第２トランジスタのソース及びドレイン
    領域が露出するまで、前記層間絶縁膜をエッチバックす
    る段階；前記層間絶縁膜の所定部分を選択的にエッチン
    グして、第１トランジスタの第１のソース及びドレイン
    領域をそれぞれ露出させる第１及び第２コンタクト孔
    と、前記ゲート電極と活性領域をそれぞれ露出させる第
    ３及び第４コンタクト孔とを形成する段階；前記層間絶
    縁膜の上に前記第１、第２、第３及び第４コンタクト孔
    を完全に埋め込まれる程度の厚さで金属膜を蒸着する段
    階；及び前記金属膜をパターニングして、前記層間絶縁
    膜の上に前記第１及び第２コンタクト孔を介して前記第
    １トランジスタの第１のソース及びドレイン領域とそれ
    ぞれコンタクトされるソース及びドレイン電極、前記第
    ３コンタクト孔を介して前記ゲート電極と前記第２トラ
    ンジスタの第２のドレイン領域を電気的に連結させる第
    １金属配線、及び前記第４コンタクト孔を介して前記活
    性領域と前記第２トランジスタの第２のソース領域を電
    気的に連結させる第２金属配線を形成する段階を含むこ
    とを特徴とする半導体素子の製造方法。
  9. 【請求項９】前記第１導電膜はドープしたポリシリコン
    膜であることを特徴とする請求項８記載の半導体素子の
    製造方法。
  10. 【請求項１０】前記第２導電膜はドープしないポリシリ
    コン膜であることを特徴とする請求項８記載の半導体素
    子の製造方法。
  11. 【請求項１１】前記ゲート電極は前記第１トランジスタ
    のソース及びドレイン領域と直交することを特徴とする
    請求項８記載の半導体素子の製造方法。
  12. 【請求項１２】前記層間絶縁膜は２層からなることを特
    徴とする請求項８記載の半導体素子の製造方法。
  13. 【請求項１３】前記第１層間絶縁膜はＴＥＯＳ酸化膜で
    形成され、第２層間絶縁膜はＢＰＳＧ膜で形成されるこ
    とを特徴とする請求項１２記載の半導体素子の製造方
    法。
  14. 【請求項１４】前記ＢＰＳＧ膜の形成後、６００〜８０
    ０℃で前記ＢＰＳＧ膜をフローさせることを特徴とする
    請求項１３記載の半導体素子の製造方法。
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