JPH02202061A - 逆導通ゲートターンオフサイリスタ - Google Patents
逆導通ゲートターンオフサイリスタInfo
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- JPH02202061A JPH02202061A JP1021673A JP2167389A JPH02202061A JP H02202061 A JPH02202061 A JP H02202061A JP 1021673 A JP1021673 A JP 1021673A JP 2167389 A JP2167389 A JP 2167389A JP H02202061 A JPH02202061 A JP H02202061A
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- semiconductor layer
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/131—Thyristors having built-in components
- H10D84/135—Thyristors having built-in components the built-in components being diodes
- H10D84/136—Thyristors having built-in components the built-in components being diodes in anti-parallel configurations, e.g. reverse current thyristor [RCT]
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- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は逆導通ゲートターンオフサイリスタに関し、
特にそのサイリスタ部とダイオード部との間の分離帯の
構造に関する。
特にそのサイリスタ部とダイオード部との間の分離帯の
構造に関する。
逆導通ゲートターンオフサイリスタは、ゲートターンオ
フサイリスタと、一般にはこれと逆並列に接続される帰
還ダイオードとを１つのウェハ上に集積化したものであ
り、ゲートターンオフサイリスタを使用するインバータ
等の装置の小形化に有効な素子である。ゲートターンオ
フサイリスタが形成されるサイリスタ部と帰還ダイオー
ドが形成されるダイオード部とは、ウェハ上において一
般に抵抗で分離される。
フサイリスタと、一般にはこれと逆並列に接続される帰
還ダイオードとを１つのウェハ上に集積化したものであ
り、ゲートターンオフサイリスタを使用するインバータ
等の装置の小形化に有効な素子である。ゲートターンオ
フサイリスタが形成されるサイリスタ部と帰還ダイオー
ドが形成されるダイオード部とは、ウェハ上において一
般に抵抗で分離される。
第３Ａ図は従来の圧接型逆導通ゲートターンオフサイリ
スタの平面構造の半分を示す平面図であり、第３Ｂ図は
第３Ａ図のｍ−■線に沿った断面構造を示す断面図であ
る。記号Ｘ、ＹおよびＺはそれぞれサイリスタ部、ダイ
オード部および分離帯を示す。
スタの平面構造の半分を示す平面図であり、第３Ｂ図は
第３Ａ図のｍ−■線に沿った断面構造を示す断面図であ
る。記号Ｘ、ＹおよびＺはそれぞれサイリスタ部、ダイ
オード部および分離帯を示す。
第３Ｂ図を参照して、ｎベース層１の表面および裏面上
には、それぞれｎベース層２およびｎ＋層３が形成され
ている。サイリスタ部Ｘにおいて、ｎ” ｌ！３内には
複数のｎエミッタ領域４が選択的に形成され、またｐベ
ース層２上には複数のｎエミッタ領域５が選択的に設け
られている。分離帯２において、ｎベース層２をエツチ
ング等の手法で選択的に除去することによりトレンチ６
が形成されている。トレンチ６の下に残った低濃度のｎ
ベース層２の部分が分離抵抗領域７として働く。
には、それぞれｎベース層２およびｎ＋層３が形成され
ている。サイリスタ部Ｘにおいて、ｎ” ｌ！３内には
複数のｎエミッタ領域４が選択的に形成され、またｐベ
ース層２上には複数のｎエミッタ領域５が選択的に設け
られている。分離帯２において、ｎベース層２をエツチ
ング等の手法で選択的に除去することによりトレンチ６
が形成されている。トレンチ６の下に残った低濃度のｎ
ベース層２の部分が分離抵抗領域７として働く。
トレンチ６すなわち分離抵抗領域７は、第３Ａ図より明
らかなように、サイリスタ部Ｘをとり囲み、かつサイリ
スタ部Ｘとダイオード部Ｙとを完全に分離する様に配置
されている。
らかなように、サイリスタ部Ｘをとり囲み、かつサイリ
スタ部Ｘとダイオード部Ｙとを完全に分離する様に配置
されている。
ｎエミッタ領域５上およびダイオード部Ｙにおけるｐベ
ース層２上にはカソード電極８が設けられ、サイリスタ
部Ｘにおけるｐベース層２上にはゲート電極９が設けら
れる。中心部のゲート電極９はゲート集電電極９ａとし
て働く。カソード電極８およびゲート電極９は絶縁膜１
０により絶縁されている。ｎ＋層３およびｎエミッタ領
域４上にはアノード電極１１が設けられ、このアノード
電極１１によりｎ” Ｊ１１３とｎエミッタ領域４とを
短絡することによりショートエミッタ構造を形成して、
ターンオフ能力の向上を図っている。
ース層２上にはカソード電極８が設けられ、サイリスタ
部Ｘにおけるｐベース層２上にはゲート電極９が設けら
れる。中心部のゲート電極９はゲート集電電極９ａとし
て働く。カソード電極８およびゲート電極９は絶縁膜１
０により絶縁されている。ｎ＋層３およびｎエミッタ領
域４上にはアノード電極１１が設けられ、このアノード
電極１１によりｎ” Ｊ１１３とｎエミッタ領域４とを
短絡することによりショートエミッタ構造を形成して、
ターンオフ能力の向上を図っている。
第４図は上述した逆導通ゲートターンオフサイリスタの
等価回路を示す回路図である。ゲートターンオフサイリ
スタ１２は第３Ｂ図のサイリスタ部Ｘにおけるｎエミッ
タ領域４．ｎベース層１゜ｐベースＷＪ２およびｎエミ
ッタ領域５より成り、このゲートターンオフサイリスタ
１２と逆並列に接続される帰還ダイオード１３は第３Ｂ
図のダイオード部Ｙにおけるｎベース層１およびｎベー
ス層２より成る。分離抵抗Ｒは第３Ｂ図の分離抵抗領域
７のシート抵抗により形成される。この分離抵抗Ｒは、
等何回路上は、ゲートターンオフサイリスタ１２のゲー
ト、カソード間に挿入されている。
等価回路を示す回路図である。ゲートターンオフサイリ
スタ１２は第３Ｂ図のサイリスタ部Ｘにおけるｎエミッ
タ領域４．ｎベース層１゜ｐベースＷＪ２およびｎエミ
ッタ領域５より成り、このゲートターンオフサイリスタ
１２と逆並列に接続される帰還ダイオード１３は第３Ｂ
図のダイオード部Ｙにおけるｎベース層１およびｎベー
ス層２より成る。分離抵抗Ｒは第３Ｂ図の分離抵抗領域
７のシート抵抗により形成される。この分離抵抗Ｒは、
等何回路上は、ゲートターンオフサイリスタ１２のゲー
ト、カソード間に挿入されている。
上述した逆導通ゲートターンオフサイリスタはｎエミッ
タ領域５の側にショートエミッタ構造を持たないので、
オフ時にはｎエミッタ領域５からｎベース層２への電子
の注入を抑制するためにｎエミッタ領域５とｎベース層
２とで規定されるＰＮ接合を逆バイアス状態に保つ必要
がある。このため、オフ時には、カソード電極８および
ゲート電極９には逆バイアスが印加される。このとき、
分離抵抗Ｒを介して無効電流が流れるため、図示しない
ゲート駆動回路の負担が大きくなる。したがって分離抵
抗Ｒの値はできるだけ大きい方が望ましい。
タ領域５の側にショートエミッタ構造を持たないので、
オフ時にはｎエミッタ領域５からｎベース層２への電子
の注入を抑制するためにｎエミッタ領域５とｎベース層
２とで規定されるＰＮ接合を逆バイアス状態に保つ必要
がある。このため、オフ時には、カソード電極８および
ゲート電極９には逆バイアスが印加される。このとき、
分離抵抗Ｒを介して無効電流が流れるため、図示しない
ゲート駆動回路の負担が大きくなる。したがって分離抵
抗Ｒの値はできるだけ大きい方が望ましい。
分離抵抗Ｒの値は分離抵抗領１ｉｉ！７の抵抗率と分離
帯幅とによって一義的に決定される。第３Ａ図に示すよ
うに分離帯Ｚを環状に配置した場合、ｎベース層２すな
わち分離抵抗領１ｉｉ１７の抵抗率をρ、８、分離帯Ｚ
の内径をｒ 、外径をｒ２とすると、分離抵抗Ｒの値は
次式によって表される。
帯幅とによって一義的に決定される。第３Ａ図に示すよ
うに分離帯Ｚを環状に配置した場合、ｎベース層２すな
わち分離抵抗領１ｉｉ１７の抵抗率をρ、８、分離帯Ｚ
の内径をｒ 、外径をｒ２とすると、分離抵抗Ｒの値は
次式によって表される。
Ｒ＝ ρＰＢＸｊ！ｎ （ｒ２ ／ｒ１ ）ｎベー
ス層２の抵抗率ρ、８を大きくすることは順方向阻止電
圧による制約を受ける。すなわち、ｎベース層２の不純
物プロファイルが一定であるとすると、オフ時にアノー
ド、カソード間に印加される電圧によって、ｎベース層
１とｎベース層２とにより規定されるＰＮ接合から空乏
層がｐペース層２内に均一に延びる。この空乏層が分離
抵抗領域７の表面まで達するとブレークダウンが生じ易
いので、ｎベース層２の抵抗率ρ、８をある程度小さく
することによりそうならない様にする必要がある。一方
、分離帯内径ｒ１を小さくすることは電流容量による制
約を受ける。すなわち、ある電流容量を実現するために
はそれ相当の面積のサイリスタ部Ｘが必要であり、分離
帯内径ｒ１の値はその面積相当の値よりも小さくするこ
とができない。
ス層２の抵抗率ρ、８を大きくすることは順方向阻止電
圧による制約を受ける。すなわち、ｎベース層２の不純
物プロファイルが一定であるとすると、オフ時にアノー
ド、カソード間に印加される電圧によって、ｎベース層
１とｎベース層２とにより規定されるＰＮ接合から空乏
層がｐペース層２内に均一に延びる。この空乏層が分離
抵抗領域７の表面まで達するとブレークダウンが生じ易
いので、ｎベース層２の抵抗率ρ、８をある程度小さく
することによりそうならない様にする必要がある。一方
、分離帯内径ｒ１を小さくすることは電流容量による制
約を受ける。すなわち、ある電流容量を実現するために
はそれ相当の面積のサイリスタ部Ｘが必要であり、分離
帯内径ｒ１の値はその面積相当の値よりも小さくするこ
とができない。
したがって、分離抵抗Ｒの値を大きくするためには、分
離帯外径ｒ２を大きくすること、すなわち、分離帯幅（
ｒ２ ｒｔ）を大きくすることが必要となる。分離帯２
は逆導通ゲートターンオフサイリスタの動作上は全く無
効な領域であるので、分離帯幅（ｒ２−ｒｌ）を大きく
して分離帯Ｚの面積を増やすことは逆導通ゲートターン
オフサイリスタのウェハ面積の利用効率を著しく阻害す
る。
離帯外径ｒ２を大きくすること、すなわち、分離帯幅（
ｒ２ ｒｔ）を大きくすることが必要となる。分離帯２
は逆導通ゲートターンオフサイリスタの動作上は全く無
効な領域であるので、分離帯幅（ｒ２−ｒｌ）を大きく
して分離帯Ｚの面積を増やすことは逆導通ゲートターン
オフサイリスタのウェハ面積の利用効率を著しく阻害す
る。
一方、第３Ａ図および第３Ｂ図の逆導通ゲートターンオ
フサイリスタを大容量化するためには、サイリスタ領域
Ｘとダイオード領域Ｙの電流容量を増大させる必要があ
る。サイリスタ部Ｘの電流容量を増大させるためには分
離帯内径ｒ１を大きくする必要があるので、分離抵抗Ｒ
の値すなわち（ｒ２／ｒ１）を一定に保つためには、分
離帯幅（ｒ２−ｒｌ）をさらに大きくする必要がある。
フサイリスタを大容量化するためには、サイリスタ領域
Ｘとダイオード領域Ｙの電流容量を増大させる必要があ
る。サイリスタ部Ｘの電流容量を増大させるためには分
離帯内径ｒ１を大きくする必要があるので、分離抵抗Ｒ
の値すなわち（ｒ２／ｒ１）を一定に保つためには、分
離帯幅（ｒ２−ｒｌ）をさらに大きくする必要がある。
このため、逆導通ゲートターンオフサイリスタの大容量
化に伴ってウェハ面積の利用効率はさらに悪くなる。
化に伴ってウェハ面積の利用効率はさらに悪くなる。
第３Ａ図および第３Ｂ図の逆導通ゲートターンオフサイ
リスタは、主電流をオフするために、ｐベース層２に蓄
積された電荷を、カソード、ゲート間を逆バイアスする
ことによってゲート電極９を介して排出する必要がある
。このとき流れるゲート逆電流は、ゲートターンオフサ
イリスクに流れる主電流の大きさと、ターンオフ感度と
により決定されるものである。ターンオフ感度は通常３
〜５であり、したがって主電流の１／３〜１１５の電流
をゲートＩＩｆ１９を介して外部に排出する必要がある
。この様にゲートターンオフサイリスタは通常のサイリ
スタに比べて極めて大きいゲート通電能力を必要とする
。第３Δ図および第３Ｂ図に示す逆導通ゲートターンオ
フサイリスタでは、この様な大電流を流すために、図示
しないゲート外部電極と接触するためのゲート集電ｆｆ
１ｆｆ１９ａを設けており、その面積も大容量化に伴っ
て増加させる必要がある。このゲート集ｒｉ電極９ａを
設けるための面積もウェハ面積の利用効率を低下させる
一因であった。
リスタは、主電流をオフするために、ｐベース層２に蓄
積された電荷を、カソード、ゲート間を逆バイアスする
ことによってゲート電極９を介して排出する必要がある
。このとき流れるゲート逆電流は、ゲートターンオフサ
イリスクに流れる主電流の大きさと、ターンオフ感度と
により決定されるものである。ターンオフ感度は通常３
〜５であり、したがって主電流の１／３〜１１５の電流
をゲートＩＩｆ１９を介して外部に排出する必要がある
。この様にゲートターンオフサイリスタは通常のサイリ
スタに比べて極めて大きいゲート通電能力を必要とする
。第３Δ図および第３Ｂ図に示す逆導通ゲートターンオ
フサイリスタでは、この様な大電流を流すために、図示
しないゲート外部電極と接触するためのゲート集電ｆｆ
１ｆｆ１９ａを設けており、その面積も大容量化に伴っ
て増加させる必要がある。このゲート集ｒｉ電極９ａを
設けるための面積もウェハ面積の利用効率を低下させる
一因であった。
（発明が解決しようとする課題）
以上説明したように、従来の逆導通ゲートターンオフサ
イリスタでは、サイリスタ部Ｘとダイオード部Ｙとを分
離する分離抵抗Ｒの値を大きくしたり、電流容量を大き
くしたりしようとすると、ウェハ面積の利用効率が大幅
に低下するという問題点があった。
イリスタでは、サイリスタ部Ｘとダイオード部Ｙとを分
離する分離抵抗Ｒの値を大きくしたり、電流容量を大き
くしたりしようとすると、ウェハ面積の利用効率が大幅
に低下するという問題点があった。
この発明はこの様な問題点を解決するためになされたも
ので、分離抵抗や電流容量を大きくしてもウェハ面積の
利用効率が低下することのない逆導通ゲートターンオフ
サイリスタを得ることを目的とする。
ので、分離抵抗や電流容量を大きくしてもウェハ面積の
利用効率が低下することのない逆導通ゲートターンオフ
サイリスタを得ることを目的とする。
Ｃ課題を解決するための手段〕
この発明に係る逆導通ゲートターンオフサイリスタは、
第１および第２主面を有する第１導電型の第１半導体層
と、この第１半導体層の第１主面上に形成された第２導
電型の第２半導体層と、この第２半導体層を第１および
第２領域に電気的に分離するため第２半導体層の表面内
に形成された分離層と、第２半導体層の第１領域に対応
する第１半導体層の第２主面上に形成された第２導電型
の第３半導体層と、第２半導体層の第１領域上に形成さ
れた第１導電型の第４半導体層と、第２半導体層の第２
領域に対応する第１半導体層の第２主面および第３半導
体層上に形成された第１電極と、第４半導体層および第
２半導体胸の第２領域上に形成された第２電極と、第２
半導体層の第１領域および分離層上に形成された第３電
極とを設けたものである。
第１および第２主面を有する第１導電型の第１半導体層
と、この第１半導体層の第１主面上に形成された第２導
電型の第２半導体層と、この第２半導体層を第１および
第２領域に電気的に分離するため第２半導体層の表面内
に形成された分離層と、第２半導体層の第１領域に対応
する第１半導体層の第２主面上に形成された第２導電型
の第３半導体層と、第２半導体層の第１領域上に形成さ
れた第１導電型の第４半導体層と、第２半導体層の第２
領域に対応する第１半導体層の第２主面および第３半導
体層上に形成された第１電極と、第４半導体層および第
２半導体胸の第２領域上に形成された第２電極と、第２
半導体層の第１領域および分離層上に形成された第３電
極とを設けたものである。
この発明において、分ｍ層上には、第２半導体層の第１
領域に接続された第３電極が設けられる。
領域に接続された第３電極が設けられる。
分離層上のＭ３電極を集電電極として機能させれば、ウ
ェハ面積の利用効率の低下の原因である分離層の面積お
よび集電電極の面積が１つで済むので、ウェハ面積の利
用効率が大幅に上昇する。
ェハ面積の利用効率の低下の原因である分離層の面積お
よび集電電極の面積が１つで済むので、ウェハ面積の利
用効率が大幅に上昇する。
第１Ａ図はこの発明による逆導通ゲートターンオフサイ
リスタの一実施例の平面Ｍ４造の半分を示す平面図であ
り、第１８図は第１Ａ図のＩ−Ｉ線に沿った断面構造を
示す断面図である。記号Ｘ。
リスタの一実施例の平面Ｍ４造の半分を示す平面図であ
り、第１８図は第１Ａ図のＩ−Ｉ線に沿った断面構造を
示す断面図である。記号Ｘ。
ＹおよびＺはそれぞれサイリスク部、ダイオード部およ
び分離帯を示す。
び分離帯を示す。
第１Ｂ図を参照して、ｎベース層２１の第１および第２
主面上には、それぞれｎベース層２２およびｎ 層２３
が形成されている。サイリスタ部Ｘにおいて、ｎ＋層２
３内には複数のｎエミッタ領域２４が選択的に形成され
、またｐベース１２２上には複数のｎエミッタ領域２５
が選択的に設けられている。分離帯Ｚにおいて、ｎベー
ス層２２の所定の深さまで、ｎ分離層２６が設けられる
。
主面上には、それぞれｎベース層２２およびｎ 層２３
が形成されている。サイリスタ部Ｘにおいて、ｎ＋層２
３内には複数のｎエミッタ領域２４が選択的に形成され
、またｐベース１２２上には複数のｎエミッタ領域２５
が選択的に設けられている。分離帯Ｚにおいて、ｎベー
ス層２２の所定の深さまで、ｎ分離層２６が設けられる
。
０分１１１層２６の下に残った低濃度のｎベース層２２
の部分が分離抵抗領域２７として働く。ｎ分離層２６す
なわち分離抵抗領域２７は、第１Ａ図より明らかなよう
に、サイリスタ部Ｘをとり囲み、かつサイリスタ部Ｘと
ダイオード部Ｙとを完全に分離する様に配置されている
。
の部分が分離抵抗領域２７として働く。ｎ分離層２６す
なわち分離抵抗領域２７は、第１Ａ図より明らかなよう
に、サイリスタ部Ｘをとり囲み、かつサイリスタ部Ｘと
ダイオード部Ｙとを完全に分離する様に配置されている
。
ｎエミッタ領域２５上およびダイオード部Ｙにおけるｎ
ベース層２２上にはカソード電極２８が設けられ、サイ
リスタ部Ｘにおけるｎベース層２２上にはゲートＮ極２
９が設けられる。これらの電極２８および２９は絶縁１
ｇ１３０により絶縁されている。この絶縁Ｐ３０はｎ分
離１ｉＷ２６の全表面を覆っている。ｎ分離層２６上に
は、絶縁膜３０によりｎ分離層２６から絶縁されて、ゲ
ート集電電極２９ａが形成されている。このゲート集電
電極２９ａは、第１Ａ図より明らかなように、ゲート電
極２９と一体となっている。
ベース層２２上にはカソード電極２８が設けられ、サイ
リスタ部Ｘにおけるｎベース層２２上にはゲートＮ極２
９が設けられる。これらの電極２８および２９は絶縁１
ｇ１３０により絶縁されている。この絶縁Ｐ３０はｎ分
離１ｉＷ２６の全表面を覆っている。ｎ分離層２６上に
は、絶縁膜３０によりｎ分離層２６から絶縁されて、ゲ
ート集電電極２９ａが形成されている。このゲート集電
電極２９ａは、第１Ａ図より明らかなように、ゲート電
極２９と一体となっている。
ｎ”！１１２３およびｎエミッタ領域２４上にはアノー
ド電極３１が設けられ、このアノード電極３１によりｎ
＋層２３とｎエミッタ領域２４とを短絡することにより
ショートエミッタ構造を形成して、ターンオフ能力の向
上を図っている。なおｎエミッタ領域２４がショートエ
ミッタ構造をとらない場合、すなわちサイリスタ部Ｘに
おいてｎベース層２１の第２主面上全面にｎエミッタ領
域２４が形成される場合でも、この発明は適用できる。
ド電極３１が設けられ、このアノード電極３１によりｎ
＋層２３とｎエミッタ領域２４とを短絡することにより
ショートエミッタ構造を形成して、ターンオフ能力の向
上を図っている。なおｎエミッタ領域２４がショートエ
ミッタ構造をとらない場合、すなわちサイリスタ部Ｘに
おいてｎベース層２１の第２主面上全面にｎエミッタ領
域２４が形成される場合でも、この発明は適用できる。
以上説明した逆導通ゲートターンオフサイリスクの等価
回路は第４図に示す回路と同じである。
回路は第４図に示す回路と同じである。
次に第１Ａ図および第１Ｂ図に示す圧接型逆導通ゲート
ターンオフサイリスタの製造方法を簡単に説明する。ｎ
ベース！２１となるｎ型半導体ウェハを準備し、ｎ型不
純物拡散あるいはエピタキシャル成長により、ｎ型半導
体ウェハの第１主面上にｎベース層２２を形成する。ま
たｎ型不純物拡散により、ｎ型半導体ウェハの第２主面
上にｎ＋層２３を形成する。次にｎ＋層２３内にｎ型不
純物を選択的に拡散することによりｎエミッタ領域２４
を形成する。
ターンオフサイリスタの製造方法を簡単に説明する。ｎ
ベース！２１となるｎ型半導体ウェハを準備し、ｎ型不
純物拡散あるいはエピタキシャル成長により、ｎ型半導
体ウェハの第１主面上にｎベース層２２を形成する。ま
たｎ型不純物拡散により、ｎ型半導体ウェハの第２主面
上にｎ＋層２３を形成する。次にｎ＋層２３内にｎ型不
純物を選択的に拡散することによりｎエミッタ領域２４
を形成する。
続いてダイオード部Ｘにおいて、ｎベース層２２の表面
にｎ型不純物を拡散しｎｍを形成した後、このｎ層を選
択的に除去してｎエミッタ領域２５を残す。ｎ層の選択
的除去のとき同時に、分離帯Ｚにおけるｎベース層２２
の表層部も併せて除去する。そして分離帯Ｚにおいて、
ｎ型不純物を拡散し、所定の深さの０分離層２６を形成
する。このｎ分離層２６の下に残ったｎベース層２２が
分離抵抗領域２７となるわけであるが、分離抵抗領域２
７の厚み制御はエツチングに比べて精度の良い拡散技術
により行われるため、分離抵抗領ｗＪ、２７の抵抗率の
制御は高精度に行われることになる。
にｎ型不純物を拡散しｎｍを形成した後、このｎ層を選
択的に除去してｎエミッタ領域２５を残す。ｎ層の選択
的除去のとき同時に、分離帯Ｚにおけるｎベース層２２
の表層部も併せて除去する。そして分離帯Ｚにおいて、
ｎ型不純物を拡散し、所定の深さの０分離層２６を形成
する。このｎ分離層２６の下に残ったｎベース層２２が
分離抵抗領域２７となるわけであるが、分離抵抗領域２
７の厚み制御はエツチングに比べて精度の良い拡散技術
により行われるため、分離抵抗領ｗＪ、２７の抵抗率の
制御は高精度に行われることになる。
そして、全表面に絶縁膜３０を形成してこれをパターニ
ングし、シかる後メタライズ処理することによりカソー
ド電極２８．ゲート電極２９およびゲート集電電極２９
ａを形成する。また裏面にメタライズ処理することによ
りアノード電極３１を形成する。こうして、第１Ａ図お
よび第１Ｂ図に示す圧接型逆導通ゲートターンオフサイ
リスタが完成する。
ングし、シかる後メタライズ処理することによりカソー
ド電極２８．ゲート電極２９およびゲート集電電極２９
ａを形成する。また裏面にメタライズ処理することによ
りアノード電極３１を形成する。こうして、第１Ａ図お
よび第１Ｂ図に示す圧接型逆導通ゲートターンオフサイ
リスタが完成する。
この実施例によれば、ウェハ面積の利用効率を低下させ
る一因であるゲート集電電極２９ａは、同じくウェハ面
積の利用効率を低下させる一因である分離帯Ｚの領域に
併設される。このため、ウェハ面内の無効面積が減少し
、ウェハ面積の利用効率を格段に向上させることができ
る。
る一因であるゲート集電電極２９ａは、同じくウェハ面
積の利用効率を低下させる一因である分離帯Ｚの領域に
併設される。このため、ウェハ面内の無効面積が減少し
、ウェハ面積の利用効率を格段に向上させることができ
る。
なおｎ分離層２６に代えて、ＳｉＯ２などの絶縁物より
成る分離層、あるいは、高抵抗物質より成る分離層を用
いてもよい。この場合には分離層上には絶縁１ｔ！１１
３０を必ずしも形成する必要はない。
成る分離層、あるいは、高抵抗物質より成る分離層を用
いてもよい。この場合には分離層上には絶縁１ｔ！１１
３０を必ずしも形成する必要はない。
第２Ａ図はこの発明による逆導通ゲートターンオフサイ
リスタの別の実施例の平面構造の半分を示す平面図であ
り、第２Ｂ図は第２Ａ図のＩＩ−Ｉ線に沿った断面構造
を示す断面図である。先の実施例では分離帯Ｚの内側に
ゲートターンオフサイリスタを、外側に帰還ダイオード
を配置しているのに対し、この実施例では分離帯Ｚの外
側にゲートターンオフサイリスタを、内側に帰還ダイオ
ードを配置している。ゲート集電電極２９ａは、先の実
施例と同様、分離帯Ｚの領域に併設されている。この実
施例によっても、ウェハ面内の無効面積が減少し、ウェ
ハ面積の利用効率が格段に向上する。
リスタの別の実施例の平面構造の半分を示す平面図であ
り、第２Ｂ図は第２Ａ図のＩＩ−Ｉ線に沿った断面構造
を示す断面図である。先の実施例では分離帯Ｚの内側に
ゲートターンオフサイリスタを、外側に帰還ダイオード
を配置しているのに対し、この実施例では分離帯Ｚの外
側にゲートターンオフサイリスタを、内側に帰還ダイオ
ードを配置している。ゲート集電電極２９ａは、先の実
施例と同様、分離帯Ｚの領域に併設されている。この実
施例によっても、ウェハ面内の無効面積が減少し、ウェ
ハ面積の利用効率が格段に向上する。
以上説明したように、この発明によれば、分離層上には
、第２半導体層の第１領域に接続された第３電極が設け
られている。したがって、分Ｉ！１層上の第３電極を集
電電極として機能させれば、ウェハ面積の利用効率の低
下の原因である分離層の面積および集電電極の面積が１
つで済むので、ウェハ面積の利用効率が大幅に上昇する
。その結果、分離抵抗や電擁容吊を増大させてもつ・ハ
面積の利用効率が低下することのない逆導通ゲートター
ンオフサイリスタが得られるという効果がある。
、第２半導体層の第１領域に接続された第３電極が設け
られている。したがって、分Ｉ！１層上の第３電極を集
電電極として機能させれば、ウェハ面積の利用効率の低
下の原因である分離層の面積および集電電極の面積が１
つで済むので、ウェハ面積の利用効率が大幅に上昇する
。その結果、分離抵抗や電擁容吊を増大させてもつ・ハ
面積の利用効率が低下することのない逆導通ゲートター
ンオフサイリスタが得られるという効果がある。
第１Ａ図はこの発明による逆導通ゲートターンオフサイ
リスタの一実施例の平面構造の半分を示す平面図、第１
Ｂ図は第１Ａ図のＩ−Ｉ線に沿った断面構造を示す断面
図、第２Ａ図はこの発明による逆導通ゲートターンオフ
サイリスタの別の実施例の平面構造の半分を示す平面図
、第２Ｂ図は第２Ａ図のＩ−ＩＩ線に沿った断面構造を
示す断面図、第３Ａ図は従来の圧接型逆導通ゲートター
ンオフサイリスタの平面構造の半分を示す平面図、第３
Ｂ図は第３Ａ図の■−■線に沿った断面構造を示す断面
図、第４図は逆導通ゲートターンオフサイリスタの等価
回路を示す回路図である。 図において、２１はｎベース府、２２はｐベース層、２
３はｎ１層、２４はｐエミッタ領域、２５はｎエミッタ
領域、２６はｎ分ｍ層、２７は分ｔＩｉ抵抗領域、２８
はカソード電極、２９はゲート電極、２９ａはゲート集
電電極、３０は絶縁膜、３１はアノード電極である。 なお、各図中同一符号は同一または相当部分を示す。
リスタの一実施例の平面構造の半分を示す平面図、第１
Ｂ図は第１Ａ図のＩ−Ｉ線に沿った断面構造を示す断面
図、第２Ａ図はこの発明による逆導通ゲートターンオフ
サイリスタの別の実施例の平面構造の半分を示す平面図
、第２Ｂ図は第２Ａ図のＩ−ＩＩ線に沿った断面構造を
示す断面図、第３Ａ図は従来の圧接型逆導通ゲートター
ンオフサイリスタの平面構造の半分を示す平面図、第３
Ｂ図は第３Ａ図の■−■線に沿った断面構造を示す断面
図、第４図は逆導通ゲートターンオフサイリスタの等価
回路を示す回路図である。 図において、２１はｎベース府、２２はｐベース層、２
３はｎ１層、２４はｐエミッタ領域、２５はｎエミッタ
領域、２６はｎ分ｍ層、２７は分ｔＩｉ抵抗領域、２８
はカソード電極、２９はゲート電極、２９ａはゲート集
電電極、３０は絶縁膜、３１はアノード電極である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）第１および第２主面を有する第１導電型の第１半
導体層と、 前記第１半導体層の第１主面上に形成された第２導電型
の第２半導体層と、 前記第２半導体層を第１および第２領域に電気的に分離
するための、前記第２半導体層の表面内に形成された分
離層と、 前記第２半導体層の前記第１領域に対応する前記第１半
導体層の第２主面上に形成された第２導電型の第３半導
体層と、 前記第２半導体層の前記第１領域上に形成された第１導
電型の第４半導体層と、 前記第２半導体層の前記第２領域に対応する前記第１半
導体層の第２主面および前記第３半導体層上に形成され
た第１電極と、 前記第４半導体層および前記第２半導体層の前記第２領
域上に形成された第２電極と、 前記第２半導体層の前記第１領域および前記分離層上に
形成された第３電極とを備える逆導通ゲートターンオフ
サイリスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021673A JPH02202061A (ja) | 1989-01-31 | 1989-01-31 | 逆導通ゲートターンオフサイリスタ |
| US07/343,587 US5047824A (en) | 1989-01-31 | 1989-04-27 | Reverse conducting gate turn-off thyristor |
| IT8967792A IT1232299B (it) | 1989-01-31 | 1989-09-26 | Tiristore del tipo gate turn-off a condizione inversa |
| DE4002040A DE4002040A1 (de) | 1989-01-31 | 1990-01-24 | Rueckwaerts leitender abschaltthyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021673A JPH02202061A (ja) | 1989-01-31 | 1989-01-31 | 逆導通ゲートターンオフサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02202061A true JPH02202061A (ja) | 1990-08-10 |
Family
ID=12061569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1021673A Pending JPH02202061A (ja) | 1989-01-31 | 1989-01-31 | 逆導通ゲートターンオフサイリスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5047824A (ja) |
| JP (1) | JPH02202061A (ja) |
| DE (1) | DE4002040A1 (ja) |
| IT (1) | IT1232299B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05152574A (ja) * | 1991-11-29 | 1993-06-18 | Fuji Electric Co Ltd | 半導体装置 |
| JPH05152564A (ja) * | 1991-12-02 | 1993-06-18 | Mitsubishi Electric Corp | 逆導通ゲートターンオフサイリスタおよびその製造方法 |
| US5835985A (en) * | 1993-09-14 | 1998-11-10 | Kabushiki Kaisha Toshiba | Reverse conducting gate-turnoff thyristor |
| DE69626299T2 (de) * | 1996-09-24 | 2003-12-11 | Mitsubishi Denki K.K., Tokio/Tokyo | Halbleiteranordnung und verfahren zur herstellung |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3521079A1 (de) * | 1984-06-12 | 1985-12-12 | Kabushiki Kaisha Toshiba, Kawasaki, Kanagawa | Rueckwaerts leitende vollsteuergate-thyristoranordnung |
| DE3542570A1 (de) * | 1985-12-02 | 1987-06-04 | Siemens Ag | Gate-turnoff-thyristor mit integrierter antiparalleler diode |
| JPS6287457A (ja) * | 1986-09-19 | 1987-04-21 | 河原工業株式会社 | 火山灰を主成分とした建築材料の製造方法 |
-
1989
- 1989-01-31 JP JP1021673A patent/JPH02202061A/ja active Pending
- 1989-04-27 US US07/343,587 patent/US5047824A/en not_active Expired - Fee Related
- 1989-09-26 IT IT8967792A patent/IT1232299B/it active
-
1990
- 1990-01-24 DE DE4002040A patent/DE4002040A1/de not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| US5047824A (en) | 1991-09-10 |
| DE4002040A1 (de) | 1990-08-02 |
| IT1232299B (it) | 1992-01-28 |
| IT8967792A0 (it) | 1989-09-26 |
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