JPH0138381B2 - - Google Patents
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- JPH0138381B2 JPH0138381B2 JP57195921A JP19592182A JPH0138381B2 JP H0138381 B2 JPH0138381 B2 JP H0138381B2 JP 57195921 A JP57195921 A JP 57195921A JP 19592182 A JP19592182 A JP 19592182A JP H0138381 B2 JPH0138381 B2 JP H0138381B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- electrode
- cathode
- emitter layer
- anode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/291—Gate electrodes for thyristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はゲートターンオフ（以下、GTOと略
記）サイリスタに係り、特にそのしや断電流を大
きくできるゲート構造に関するものである。
記）サイリスタに係り、特にそのしや断電流を大
きくできるゲート構造に関するものである。
pnpn4層から成る通常のサイリスタはpnpある
いはnpn3層から成るトランジスタに較べて大電
力を制御できる利点を有しているが、ゲート信号
のみによつてはオン状態からオフ状態に復帰でき
ないという難点がある。
いはnpn3層から成るトランジスタに較べて大電
力を制御できる利点を有しているが、ゲート信号
のみによつてはオン状態からオフ状態に復帰でき
ないという難点がある。
そこでカソード電極が設けられるカソード側エ
ミツタ層やカソード側エミツタ層に隣接しゲート
電極が設けられる第２のベース層及び該第２ベー
ス層に隣接する第１のベース層の接合構造を工夫
することによつて、ゲート信号のみによりターン
オフできる性能を持たせたのがGTOサイリスタ
である。
ミツタ層やカソード側エミツタ層に隣接しゲート
電極が設けられる第２のベース層及び該第２ベー
ス層に隣接する第１のベース層の接合構造を工夫
することによつて、ゲート信号のみによりターン
オフできる性能を持たせたのがGTOサイリスタ
である。
具体的に述べると、カソード側エミツタ層を幅
の狭い短冊状にしてその直下の第２ベース層の横
抵抗を低減することによつてゲート信号がカソー
ド側エミツタ層の中央部迄及ぶようにしたり、オ
ン状態において第１及び第２ベース層に蓄積され
るキヤリヤ量を低減してターンオフに要するゲー
ト電流あるいはゲートからの引き抜き電荷量が少
なくなるようにしている。ベース層に蓄積される
キヤリヤ量を低減する方法としては、金などのラ
イフタイムキラーのドーピングや、第１図に示す
ようなアノードエミツタ短絡構造等が知られてい
る。
の狭い短冊状にしてその直下の第２ベース層の横
抵抗を低減することによつてゲート信号がカソー
ド側エミツタ層の中央部迄及ぶようにしたり、オ
ン状態において第１及び第２ベース層に蓄積され
るキヤリヤ量を低減してターンオフに要するゲー
ト電流あるいはゲートからの引き抜き電荷量が少
なくなるようにしている。ベース層に蓄積される
キヤリヤ量を低減する方法としては、金などのラ
イフタイムキラーのドーピングや、第１図に示す
ようなアノードエミツタ短絡構造等が知られてい
る。
第１図を更に詳しく説明すると、半導体基体１
がｐ型のアノード側エミツタ層２、ｎ型の第１ベ
ース層３、ｐ型の第２ベース層４およびｎ型の短
冊状カソード側エミツタ層５を有し、アノード側
エミツタ層２は下側主表面に露出するn+型のア
ノード側エミツタ短絡層６によつて下側主表面に
オーミツクに設けられたアノード電極７にシヨー
トエミツタされており、上側主表面では第２ベー
ス層４、カソード側エミツタ層５に各々ゲート電
極８、カソード電極９がオーミツクに設けられて
いる。ゲート電極８はカソード側エミツタ層５を
取囲んでいる。
がｐ型のアノード側エミツタ層２、ｎ型の第１ベ
ース層３、ｐ型の第２ベース層４およびｎ型の短
冊状カソード側エミツタ層５を有し、アノード側
エミツタ層２は下側主表面に露出するn+型のア
ノード側エミツタ短絡層６によつて下側主表面に
オーミツクに設けられたアノード電極７にシヨー
トエミツタされており、上側主表面では第２ベー
ス層４、カソード側エミツタ層５に各々ゲート電
極８、カソード電極９がオーミツクに設けられて
いる。ゲート電極８はカソード側エミツタ層５を
取囲んでいる。
実際のGTOサイリスタは第１図に示すものを
単位要素として（以後、単位GTOエレメントと
呼ぶ）、これを電流容量に応じて複数個並列配置
した構成をとる。
単位要素として（以後、単位GTOエレメントと
呼ぶ）、これを電流容量に応じて複数個並列配置
した構成をとる。
ところが、GTOサイリスタを大電流化するだ
けでなく高耐圧化も同時に達成しようとすると、
半導体基体の外形を円形にするのが望ましい。こ
の理由は、角形にすると角部に電界が集中して耐
圧を高くすることが難しいばかりでなく、半導体
基体には各電極７〜９が設けられていることか
ら、熱膨張差による熱ストレスも角部に集中する
という問題が生じるからである。
けでなく高耐圧化も同時に達成しようとすると、
半導体基体の外形を円形にするのが望ましい。こ
の理由は、角形にすると角部に電界が集中して耐
圧を高くすることが難しいばかりでなく、半導体
基体には各電極７〜９が設けられていることか
ら、熱膨張差による熱ストレスも角部に集中する
という問題が生じるからである。
第２図は第１図に示した単位GTOエレメント
を、外形が円形の半導体基体１の中に、熱ストレ
スが等方向になるようにその長手方向が中心から
周辺に向うように四重リング状に配置した例を示
す。第３図は第２図の−切断線に沿つて半導
体基体１０の中心からカソード側エミツタ層５の
長手方向の中心を通る半径方向の断面を模式的に
示したものである。ここで、８０，９０は半導体
基体上に設けられたゲート電極８、カソード電極
９に加圧接触するゲート集電電極とカソード緩衝
電極板である。詳細には、カソード電極９は各カ
ソード側エミツタ層５上に分割して設けられ、ゲ
ート電極８は各カソード側エミツタ層５を取囲む
ように第２ベース層４上に連続して設けられてい
る。また、各カソード側エミツタ層５は全て同じ
長さで同じ幅をもつ短冊状であり各アノード側エ
ミツタ層２は各カソード側エミツタ層５に対応し
て設けられている。尚、この図においてゲート電
極８とカソード電極９のレベルが違えてあるの
は、平坦なカソード緩衝電極板９０によつてそれ
らが短絡しないようにする為である。従つて、カ
ソード緩衝電極板９０の半導体基体１に面した側
に、カソード電極９と相似の形状の凸部を形成す
れば、ゲート電極８は第１図のようにカソード電
極９と同じレベルに設けてもよい。また、１０は
表面安定化材である。
を、外形が円形の半導体基体１の中に、熱ストレ
スが等方向になるようにその長手方向が中心から
周辺に向うように四重リング状に配置した例を示
す。第３図は第２図の−切断線に沿つて半導
体基体１０の中心からカソード側エミツタ層５の
長手方向の中心を通る半径方向の断面を模式的に
示したものである。ここで、８０，９０は半導体
基体上に設けられたゲート電極８、カソード電極
９に加圧接触するゲート集電電極とカソード緩衝
電極板である。詳細には、カソード電極９は各カ
ソード側エミツタ層５上に分割して設けられ、ゲ
ート電極８は各カソード側エミツタ層５を取囲む
ように第２ベース層４上に連続して設けられてい
る。また、各カソード側エミツタ層５は全て同じ
長さで同じ幅をもつ短冊状であり各アノード側エ
ミツタ層２は各カソード側エミツタ層５に対応し
て設けられている。尚、この図においてゲート電
極８とカソード電極９のレベルが違えてあるの
は、平坦なカソード緩衝電極板９０によつてそれ
らが短絡しないようにする為である。従つて、カ
ソード緩衝電極板９０の半導体基体１に面した側
に、カソード電極９と相似の形状の凸部を形成す
れば、ゲート電極８は第１図のようにカソード電
極９と同じレベルに設けてもよい。また、１０は
表面安定化材である。
ところでGTOサイリスタの電流容量を大きく
するには、二つの重要な課題がある。その一つは
GTOサイリスタを構成する単位GTOエレメント
のターンオフ能力を向上することで、これはアノ
ードエミツタ短絡寸法の最適化と第１及び第２ベ
ース層３，４の不純物濃度分布の適正化によつて
達成される。他の一つはこれらの多数の単位
GTOエレメントを一つの半導体基体１内に並列
動作するように配置したときに、各々の動作に不
均一が生じないようにすることである。更に詳細
に述べると、実際のGTOサイリスタの構造は、
第３図に示したように外部端子であるゲート端子
はゲート集電電極８０を介してゲート電極８に局
部的に圧接され、外部端子であるカソード端子と
アノード端子は各々カソード緩衝電極板９０とア
ノード電極７を介して全面的に圧接される。カソ
ード緩衝電極板９０とアノード電極７の厚さは充
分厚く出来る（１mm）ので、その横方向拡がり抵
抗は無視できる程小さい。一方、ゲート電極８の
厚さは10μｍ〜20μｍに過ぎないので、その横方
向拡がり抵抗はかなり大きくなる。従つて、単位
GTOエレメントを第２図のように配置して、第
３図のように半導体基体１の中央にゲート集電電
極８０を設けると、その等価回路は第４図のよう
に表わせる。図においてR1，R2，…，Roは各単
位GTOエレメント間のゲート端子間抵抗である。
するには、二つの重要な課題がある。その一つは
GTOサイリスタを構成する単位GTOエレメント
のターンオフ能力を向上することで、これはアノ
ードエミツタ短絡寸法の最適化と第１及び第２ベ
ース層３，４の不純物濃度分布の適正化によつて
達成される。他の一つはこれらの多数の単位
GTOエレメントを一つの半導体基体１内に並列
動作するように配置したときに、各々の動作に不
均一が生じないようにすることである。更に詳細
に述べると、実際のGTOサイリスタの構造は、
第３図に示したように外部端子であるゲート端子
はゲート集電電極８０を介してゲート電極８に局
部的に圧接され、外部端子であるカソード端子と
アノード端子は各々カソード緩衝電極板９０とア
ノード電極７を介して全面的に圧接される。カソ
ード緩衝電極板９０とアノード電極７の厚さは充
分厚く出来る（１mm）ので、その横方向拡がり抵
抗は無視できる程小さい。一方、ゲート電極８の
厚さは10μｍ〜20μｍに過ぎないので、その横方
向拡がり抵抗はかなり大きくなる。従つて、単位
GTOエレメントを第２図のように配置して、第
３図のように半導体基体１の中央にゲート集電電
極８０を設けると、その等価回路は第４図のよう
に表わせる。図においてR1，R2，…，Roは各単
位GTOエレメント間のゲート端子間抵抗である。
この等化回路を用いてその動作を考察する。先
ず定常オフ状態では、第３図に示すように各単位
GTOエレメントに共通のpn接合３４（ｎ型の第
１ベース層３とｐ型の第２ベース層４によつて形
成されるpn接合）に電圧が印加される。次に定
常オン状態では、各単位GTOエレメントの主電
流通路には余計な抵抗が付与されていないので各
単位GTOエレメントの接合構造を同じにすれば
全電流は各単位GTOエレメントに平等に分配さ
れる。従つて単位GTOエレメントの数に応じて
通電できる電流容量を増減することができる。最
後にターンオン、ターンオフのスイツチング動作
について述べる。この場合はいずれもゲート端子
とカソード端子間に電流を流しており、各単位
GTOエレメントのゲート端子間にゲート電極８
の内部抵抗（横方向拡がり抵抗）によつて生ずる
抵抗R1，…Roが存在している結果、各単位GTO
エレメントのゲート駆動に差が生じる。具体的に
は、ターンオン、ターンオフいずれもゲート集電
電極８０に近い方の単位GTOエレメントはゲー
ト集電電極８０から遠い方の単位GTOエレメン
トにくらべてゲート電極８内に電差を生じる結
果、大きいゲート駆動力が印加される。単位
GTOエレメントのスイツチング速度はゲート駆
動力が大きい方が早いので、ゲート集電電極８０
に近い方の単位GTOエレメントはゲート集電電
極８０から遠い方の単位GTOエレメントにくら
べて、ターンオン、ターンオフ共に早くなる。そ
の結果、ターンオン時はゲート集電電極８０に近
い方の単位GTOエレメントに電流が集中し、逆
にターンオフ時はゲート集電電極８０遠い方の単
位GTOエレメントに電流が集中する。局部的に
集中した時の電流密度がある臨界値を越えると、
GTOサイリスタは破壊に至る。従つて、第２図
のように単位GTOエレメントを配置し、第３図
のようにゲート集電電極８０やカソード緩衝電極
板９０を設けた従来のGTOサイリスタでは、単
位GTOエレメントの数を増加してもスイツチン
グできる電流には限りがあり、その結果、電流容
量を1KA以上大きくすることは困難であつた。
ず定常オフ状態では、第３図に示すように各単位
GTOエレメントに共通のpn接合３４（ｎ型の第
１ベース層３とｐ型の第２ベース層４によつて形
成されるpn接合）に電圧が印加される。次に定
常オン状態では、各単位GTOエレメントの主電
流通路には余計な抵抗が付与されていないので各
単位GTOエレメントの接合構造を同じにすれば
全電流は各単位GTOエレメントに平等に分配さ
れる。従つて単位GTOエレメントの数に応じて
通電できる電流容量を増減することができる。最
後にターンオン、ターンオフのスイツチング動作
について述べる。この場合はいずれもゲート端子
とカソード端子間に電流を流しており、各単位
GTOエレメントのゲート端子間にゲート電極８
の内部抵抗（横方向拡がり抵抗）によつて生ずる
抵抗R1，…Roが存在している結果、各単位GTO
エレメントのゲート駆動に差が生じる。具体的に
は、ターンオン、ターンオフいずれもゲート集電
電極８０に近い方の単位GTOエレメントはゲー
ト集電電極８０から遠い方の単位GTOエレメン
トにくらべてゲート電極８内に電差を生じる結
果、大きいゲート駆動力が印加される。単位
GTOエレメントのスイツチング速度はゲート駆
動力が大きい方が早いので、ゲート集電電極８０
に近い方の単位GTOエレメントはゲート集電電
極８０から遠い方の単位GTOエレメントにくら
べて、ターンオン、ターンオフ共に早くなる。そ
の結果、ターンオン時はゲート集電電極８０に近
い方の単位GTOエレメントに電流が集中し、逆
にターンオフ時はゲート集電電極８０遠い方の単
位GTOエレメントに電流が集中する。局部的に
集中した時の電流密度がある臨界値を越えると、
GTOサイリスタは破壊に至る。従つて、第２図
のように単位GTOエレメントを配置し、第３図
のようにゲート集電電極８０やカソード緩衝電極
板９０を設けた従来のGTOサイリスタでは、単
位GTOエレメントの数を増加してもスイツチン
グできる電流には限りがあり、その結果、電流容
量を1KA以上大きくすることは困難であつた。
本発明の目的は、複数の単位GTOエレメント
が均一にターンオン、ターンオフのスイツチング
動作を行い、もつて大電流化したGTOサイリス
タを提供することにある。
が均一にターンオン、ターンオフのスイツチング
動作を行い、もつて大電流化したGTOサイリス
タを提供することにある。
本発明GTOサイリスタの特徴とするところは、
円形半導体基体の一方の主表面に短冊状のカソー
ド側エミツタ層が半導体基体の中心から三重リン
グ以上の多重リング状に設けられているものにお
いて、１個のゲート集電電極がカソード側エミツ
タ層の多重リングの、ゲート集電電極からみて内
周側と外周側に位置する単位GTOエレメントか
らゲート集電電極に集電されるゲート電流によつ
てゲート電極内に生ずる電位差がほぼ平衡する位
置にリング状に設けられていることにある。具体
的には、半導体基体の半径に対して0.57〜0.86の
位置に１個のゲート集電電極を設けた点にある。
円形半導体基体の一方の主表面に短冊状のカソー
ド側エミツタ層が半導体基体の中心から三重リン
グ以上の多重リング状に設けられているものにお
いて、１個のゲート集電電極がカソード側エミツ
タ層の多重リングの、ゲート集電電極からみて内
周側と外周側に位置する単位GTOエレメントか
らゲート集電電極に集電されるゲート電流によつ
てゲート電極内に生ずる電位差がほぼ平衡する位
置にリング状に設けられていることにある。具体
的には、半導体基体の半径に対して0.57〜0.86の
位置に１個のゲート集電電極を設けた点にある。
以下、本発明の一実施例を第５図により説明す
る。
る。
第５図は従来例である第２図に対応した図面
で、カソード側エミツタ層５を直径60mmの円形半
導体基体１の中心から五重リング状に配置し、中
心から数えて第三及び第四リングの中間にゲート
集電電極８０を設けた例で、円形半導体基体１の
四分の一を示す。各単位GTOエレメントはゲー
ト集電電極８０を中心としてそれより外周側に位
置するものと中心側に位置するものに二分された
形となるため、第２図、第３図に示した従来例に
くらべてゲート集電電極８０から最も遠方の単位
GTOエレメント迄の距離が大幅に低減できる。
従つて、ゲート電極８内における電位差は小さく
なり、各単位GTOエレメントに供給されるゲー
ト電流の差、即ち、ゲート駆動の差を小さくで
き、もつてスイツチング速度の差も小さくでき
る。従つてスイツチング時の電流集中も低減で
き、GTOサイリスタ全体の電流容量を大きくで
きる。ターンオン時の電流集中はより一層低減で
きる。その理由はゲート集電電極８０に最近接の
単位GTOエレメントの数が多いからである。
で、カソード側エミツタ層５を直径60mmの円形半
導体基体１の中心から五重リング状に配置し、中
心から数えて第三及び第四リングの中間にゲート
集電電極８０を設けた例で、円形半導体基体１の
四分の一を示す。各単位GTOエレメントはゲー
ト集電電極８０を中心としてそれより外周側に位
置するものと中心側に位置するものに二分された
形となるため、第２図、第３図に示した従来例に
くらべてゲート集電電極８０から最も遠方の単位
GTOエレメント迄の距離が大幅に低減できる。
従つて、ゲート電極８内における電位差は小さく
なり、各単位GTOエレメントに供給されるゲー
ト電流の差、即ち、ゲート駆動の差を小さくで
き、もつてスイツチング速度の差も小さくでき
る。従つてスイツチング時の電流集中も低減で
き、GTOサイリスタ全体の電流容量を大きくで
きる。ターンオン時の電流集中はより一層低減で
きる。その理由はゲート集電電極８０に最近接の
単位GTOエレメントの数が多いからである。
第６図はゲート集電電極８０の円形半導体基体
の中心から距離（第５図のLG）を円形半導体基
体１の半径（第５図のLP）で規格化した規格化
半径としや断可能電流の関係を示す。規格化半径
が0.67の時に最大のしや断能力を得られる。これ
は定性的に述べると、円形半導体基体に配置され
る単位GTOエレメントの多重リングのうち、リ
ング内に並べられる単位GTOエレメントの数は
円形半導体基体の中心部から遠くなるリングの方
が多くなる為、ゲート集電電極８０に集電すべき
ゲート電流が流れてゲート電極８内で生ずる電位
差がゲート集電電極８０の内側（中心側）と外側
（外周側）で平衡するためである。
の中心から距離（第５図のLG）を円形半導体基
体１の半径（第５図のLP）で規格化した規格化
半径としや断可能電流の関係を示す。規格化半径
が0.67の時に最大のしや断能力を得られる。これ
は定性的に述べると、円形半導体基体に配置され
る単位GTOエレメントの多重リングのうち、リ
ング内に並べられる単位GTOエレメントの数は
円形半導体基体の中心部から遠くなるリングの方
が多くなる為、ゲート集電電極８０に集電すべき
ゲート電流が流れてゲート電極８内で生ずる電位
差がゲート集電電極８０の内側（中心側）と外側
（外周側）で平衡するためである。
第６図より規格化しや断電流を実用的な観点か
ら50％以上確保する必要がある。その為には、規
格化半径ａは 0.57ａ0.86 …(1) にする必要がある。これを具体例により詳述す
る。
ら50％以上確保する必要がある。その為には、規
格化半径ａは 0.57ａ0.86 …(1) にする必要がある。これを具体例により詳述す
る。
GTOサイリスタの設計は概略次のような手順
で行なわれる。GTOサイリスタの設計に当つて
は、まず定格電圧（耐圧）、定格電流及びしや断
耐量（単位ターンオフゲート電流に対するしや断
電流の大きさ）が与えられる。与えられた定格電
圧から各層の厚さ及び不純物濃度が決められ、各
層の厚さ及び不純物濃度から単位GTOエレメン
トの電流密度及びオン電圧が決められる。次に、
与えられたしや断耐量から短冊状カソード側エミ
ツタ層の形状（長さ及び幅）が決められ、これと
与えられた定格電流から短冊状カソード側エミツ
タ層の数が決められる。そして、短冊状カソード
側エミツタ層の形状及び数からその配列即ち多重
リングのリング数が決るのである。
で行なわれる。GTOサイリスタの設計に当つて
は、まず定格電圧（耐圧）、定格電流及びしや断
耐量（単位ターンオフゲート電流に対するしや断
電流の大きさ）が与えられる。与えられた定格電
圧から各層の厚さ及び不純物濃度が決められ、各
層の厚さ及び不純物濃度から単位GTOエレメン
トの電流密度及びオン電圧が決められる。次に、
与えられたしや断耐量から短冊状カソード側エミ
ツタ層の形状（長さ及び幅）が決められ、これと
与えられた定格電流から短冊状カソード側エミツ
タ層の数が決められる。そして、短冊状カソード
側エミツタ層の形状及び数からその配列即ち多重
リングのリング数が決るのである。
このような設計思想で例えば第５図に示す短冊
状カソード側エミツタ層を五重リング状とした
GTOサイリスタを設計すると、中心側から第１、
第２、第３、第４及び第５の各リングの内周側位
置は半径に対し0.22、0.35、0.49、0.63及び0.76と
なる。この場合、ゲート集電電極をどの位置に設
けるかについては、式(1)を満足する位置は第３リ
ングと第４リングとの間及び第４リングと第５リ
ングとの間の２個所存在するが、ゲート電極内に
生ずる電位差がより平衡する位置即ち第６図で規
格化しや断電流の大きくなる位置という理由から
第３リングと第４リングとの間の位置が選ばれる
のである。第５図に示すGTOサイリスタによれ
ば、従来の半導体基体の中心にゲート集電電極を
設ける場合に比較して電流容量を２倍以上
（2000A以上）に大きくできた。
状カソード側エミツタ層を五重リング状とした
GTOサイリスタを設計すると、中心側から第１、
第２、第３、第４及び第５の各リングの内周側位
置は半径に対し0.22、0.35、0.49、0.63及び0.76と
なる。この場合、ゲート集電電極をどの位置に設
けるかについては、式(1)を満足する位置は第３リ
ングと第４リングとの間及び第４リングと第５リ
ングとの間の２個所存在するが、ゲート電極内に
生ずる電位差がより平衡する位置即ち第６図で規
格化しや断電流の大きくなる位置という理由から
第３リングと第４リングとの間の位置が選ばれる
のである。第５図に示すGTOサイリスタによれ
ば、従来の半導体基体の中心にゲート集電電極を
設ける場合に比較して電流容量を２倍以上
（2000A以上）に大きくできた。
また、短冊状カソード側エミツタ層を三重リン
グ状としたGTOサイリスタでは、中心側から第
１、第２及び第３リングの内周側位置は半径に対
し、0.26、0.47及び0.69となり、ゲート集電電極
は式(1)から第２リングと第３リングとの間に設け
られる。
グ状としたGTOサイリスタでは、中心側から第
１、第２及び第３リングの内周側位置は半径に対
し、0.26、0.47及び0.69となり、ゲート集電電極
は式(1)から第２リングと第３リングとの間に設け
られる。
更に、短冊状カソード側エミツタ層を四重リン
グ状としたGTOサイリスタでは、中心側から第
１、第２、第３及び第４のリングの内周側位置は
半径に対し0.23、0.40、0.57及び0.72となり、ゲ
ート集電電極は規格化しや断電流のより大きい第
３リングと第４リングとの間に設けられる。
グ状としたGTOサイリスタでは、中心側から第
１、第２、第３及び第４のリングの内周側位置は
半径に対し0.23、0.40、0.57及び0.72となり、ゲ
ート集電電極は規格化しや断電流のより大きい第
３リングと第４リングとの間に設けられる。
以上は本発明を三重リング、四重リング及び五
重リングを例に採つて説明したが、六重リング以
上についても同様の考え方で適用できるものであ
る。
重リングを例に採つて説明したが、六重リング以
上についても同様の考え方で適用できるものであ
る。
また、本発明はアノードエミツタ非短絡型の
GTOサイリスタにも適用できる。
GTOサイリスタにも適用できる。
以上説明したように、本発明によれば半導体基
体内に配置した多数の単位GTOエレメントの動
作を均一にできるので、ターンオン及びターンオ
フスイツチング時に一部の単位GTOエレメント
に電流が異常に集中することはなく、もつて大電
流化したGTOサイリスタを得ることができる。
体内に配置した多数の単位GTOエレメントの動
作を均一にできるので、ターンオン及びターンオ
フスイツチング時に一部の単位GTOエレメント
に電流が異常に集中することはなく、もつて大電
流化したGTOサイリスタを得ることができる。
第１図はアノードエミツタ短絡型GTOサイリ
スタの単位GTOエレメントの模式図、第２図は
第１図に示す単位GTOエレメントを円形半導体
基体に複数個配置した場合のカソード側からみた
部分的なカソード側エミツタパターン図、第３図
は第２図の−切断線に沿う断面図、第４図は
その等価回路、第５図は本発明GTOサイリスタ
の一部のカソード側エミツタパターン図、第６図
は本発明の特性曲線である。 １……半導体基体、２……アノード側エミツタ
層、３……第１ベース層、４……第２ベース層、
５……カソード側エミツタ層、６……アノード側
エミツタ短絡層、７……アノード電極、８……ゲ
ート電極、９……カソード電極、１０……表面安
定化材、８０……ゲート集電電極、９０……カソ
ード緩衝電極板。
スタの単位GTOエレメントの模式図、第２図は
第１図に示す単位GTOエレメントを円形半導体
基体に複数個配置した場合のカソード側からみた
部分的なカソード側エミツタパターン図、第３図
は第２図の−切断線に沿う断面図、第４図は
その等価回路、第５図は本発明GTOサイリスタ
の一部のカソード側エミツタパターン図、第６図
は本発明の特性曲線である。 １……半導体基体、２……アノード側エミツタ
層、３……第１ベース層、４……第２ベース層、
５……カソード側エミツタ層、６……アノード側
エミツタ短絡層、７……アノード電極、８……ゲ
ート電極、９……カソード電極、１０……表面安
定化材、８０……ゲート集電電極、９０……カソ
ード緩衝電極板。
Claims (1)
- 【特許請求の範囲】 １ 一対の主表面を有し、一対の主表面間に交互
に導電型の異なるアノード側エミツタ層、第１ベ
ース層、第２ベース層およびカソード側エミツタ
層からなる連続した４層を有し、一方の主表面に
は少なくともアノード側エミツタ層が、他方の主
表面にはカソード側エミツタ層および第２ベース
層がそれぞれ露出し、カソード側エミツタ層は第
２ベース層によつて相互に分離された複数個の短
冊状領域からなり、複数個の短冊状領域は長手方
向を放射状方向とした三個以上の多重リング状に
配置されてなる円板状半導体基板と、 一方の主表面に露出したアノード側エミツタ層
にオーミツクに設けられたアノード電極と、 他方の主表面に露出したカソード側エミツタ層
の各短冊状領域にオーミツクに設けられたカソー
ド電極と、 他方の主表面に露出した第２ベース層上に短冊
状領域を取囲むように設けられたゲート電極と、 多重リングの任意のリング間に位置し、外部か
らゲート電極にゲート信号を付与するゲート端子
とゲート電極を接続する１個のリング状のゲート
集電電極とを具備し、ゲート集電電極は、半導体
基板の他方の主表面の半径に対して0.57〜0.86の
範囲内でよりしや断電流の大きい位置に設けたこ
とを特徴とするゲートターンオフサイリスタ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57195921A JPS5986260A (ja) | 1982-11-10 | 1982-11-10 | ゲ−トタ−ンオフサイリスタ |
| CA000440851A CA1201215A (en) | 1982-11-10 | 1983-11-09 | Gate turn-off thyristor |
| DE8383111184T DE3370899D1 (en) | 1982-11-10 | 1983-11-09 | Gate turn-off thyristor |
| EP83111184A EP0111166B1 (en) | 1982-11-10 | 1983-11-09 | Gate turn-off thyristor |
| US06/550,586 US4626888A (en) | 1982-11-10 | 1983-11-10 | Gate turn-off thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57195921A JPS5986260A (ja) | 1982-11-10 | 1982-11-10 | ゲ−トタ−ンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5986260A JPS5986260A (ja) | 1984-05-18 |
| JPH0138381B2 true JPH0138381B2 (ja) | 1989-08-14 |
Family
ID=16349193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57195921A Granted JPS5986260A (ja) | 1982-11-10 | 1982-11-10 | ゲ−トタ−ンオフサイリスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4626888A (ja) |
| EP (1) | EP0111166B1 (ja) |
| JP (1) | JPS5986260A (ja) |
| CA (1) | CA1201215A (ja) |
| DE (1) | DE3370899D1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0691246B2 (ja) * | 1985-09-02 | 1994-11-14 | 株式会社日立製作所 | 半導体装置 |
| CH670334A5 (ja) * | 1986-09-16 | 1989-05-31 | Bbc Brown Boveri & Cie | |
| ATE73589T1 (de) * | 1988-01-26 | 1992-03-15 | Asea Brown Boveri | Hochleistungsschalter. |
| JP2739970B2 (ja) * | 1988-10-19 | 1998-04-15 | 株式会社東芝 | 圧接型半導体装置 |
| DE58905844D1 (de) * | 1989-02-02 | 1993-11-11 | Asea Brown Boveri | Druckkontaktiertes Halbleiterbauelement. |
| JPH0325258U (ja) * | 1989-07-24 | 1991-03-15 | ||
| JP2597412B2 (ja) * | 1990-03-20 | 1997-04-09 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| DE4227063A1 (de) * | 1992-08-15 | 1994-02-17 | Abb Research Ltd | Abschaltbares Hochleistungs-Halbleiterbauelement |
| DE4234829C2 (de) * | 1992-10-15 | 1996-01-18 | Siemens Ag | GTO-Thyristor |
| JP3319227B2 (ja) * | 1995-06-29 | 2002-08-26 | 三菱電機株式会社 | 電力用圧接型半導体装置 |
| JP3580794B2 (ja) * | 1999-06-29 | 2004-10-27 | 三菱電機株式会社 | 電力用スイッチング半導体装置 |
| US6669783B2 (en) * | 2001-06-28 | 2003-12-30 | Lam Research Corporation | High temperature electrostatic chuck |
| JP4802499B2 (ja) * | 2005-01-07 | 2011-10-26 | トヨタ自動車株式会社 | パワー制御回路および車両 |
| KR101679108B1 (ko) * | 2010-06-21 | 2016-11-23 | 에이비비 슈바이쯔 아게 | 국부적 에미터 쇼트 도트들의 개선된 패턴을 갖는 위상 제어 사이리스터 |
| DE102011079589A1 (de) * | 2010-08-11 | 2012-02-16 | Samsung Electronics Co., Ltd. | Einheitspixel für ein Photodetektionsbauelement |
| CN114220845B (zh) * | 2021-12-15 | 2025-04-18 | 株洲中车时代半导体有限公司 | 功率半导体器件 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1564185B2 (de) * | 1966-09-22 | 1972-11-23 | International Rectifier Corp., El Segundo, Calif. (V.St A.) | Schaltungsanordnung fuer einen steuerbaren halbleitergleichrichter sowie steuerbare halbleitergleichrichter hierzu |
| DE2064110A1 (de) * | 1970-01-02 | 1971-07-08 | Westinghouse Electric Corp | Mittels einer Gate-Elektrode steuerbare Schalteinrichtung |
| JPS507427A (ja) * | 1973-05-18 | 1975-01-25 | ||
| JPS54136186A (en) * | 1978-04-14 | 1979-10-23 | Hitachi Ltd | Semiconductor device |
| JPS56130969A (en) * | 1980-03-18 | 1981-10-14 | Hitachi Ltd | Semiconductor device |
| JPS56131955A (en) * | 1980-09-01 | 1981-10-15 | Hitachi Ltd | Semiconductor device |
| JPS5762562A (en) * | 1980-10-03 | 1982-04-15 | Hitachi Ltd | Semiconductor device |
| JPS57201077A (en) * | 1981-06-05 | 1982-12-09 | Hitachi Ltd | Semiconductor switching device |
-
1982
- 1982-11-10 JP JP57195921A patent/JPS5986260A/ja active Granted
-
1983
- 1983-11-09 EP EP83111184A patent/EP0111166B1/en not_active Expired
- 1983-11-09 DE DE8383111184T patent/DE3370899D1/de not_active Expired
- 1983-11-09 CA CA000440851A patent/CA1201215A/en not_active Expired
- 1983-11-10 US US06/550,586 patent/US4626888A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CA1201215A (en) | 1986-02-25 |
| EP0111166A1 (en) | 1984-06-20 |
| JPS5986260A (ja) | 1984-05-18 |
| US4626888A (en) | 1986-12-02 |
| DE3370899D1 (en) | 1987-05-14 |
| EP0111166B1 (en) | 1987-04-08 |
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