JPH02202636A - フォールトトレラントな能力を備えたコンピュータ - Google Patents
フォールトトレラントな能力を備えたコンピュータInfo
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
（産業上の利用分野）
この発明は、コンピュータシステムに関し、より詳細に
は、フォールトトレラント（ｆａｕｌＬ−ｔｏｌｅｒａ
ｎｔ）多重プロセッサシステムにおける■１０（すなわ
ち入力／出力）プロセッサ制御に関する。 （従来の技術と発明が解決しようとする課題）高信頼性
のデジタル処理、冗長性を用いた様々なコンピュータア
ーキテクチャにおいて達成される。例えば、ＴＭＲ（３
重・モジュラ・冗長性）システムは、同じ命令のストリ
ーム（流れ）を実行す企３個のＣＰＵを、機能を重複す
る３個の分離した主メモリユニットと分離したＩ１０装
置と共に使用できる。そのため、もし各タイプの要素の
中の１つが誤りをしても、システムは動作し続ける。他
のフォールトトレラントタイプのシステムが、カッラマ
ン等に対して発行されタンデム・コンピューターズ・イ
ンコーホレイテッドに対して譲渡された「多重プロセッ
サシステム」と題する米国特許第４．２２８．４９６号
に示される。 様々な方法が、冗長性システムにおいて装置を同期させ
るために使用されて来た。例えば、「多重プロセッサを
同期させるための方法と装置」と題するアール・ダブリ
ユウ・ホーストにより１９８７年１１月９日に出願され
、同様にタンデム・コンピューターズ・インコーホレイ
テッドに譲渡された米国特許出願第１１８，５０３号に
おいて、「緩い」同期法が開示されているが、これは、
「フォールトトレラント計算のための中央処理装置」と
題されストラス・コンピュータ・インコーホレイテッド
に譲渡された米国特許第４．４５３．２１５号において
示されているような単独のクロックを用いたロック・ス
テップ同期を使用した他のシステムと対照的である。「
同期ボーティング（ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ
ｖｏｔｉｎｇ） Ｊと呼ばれる技法がデビス（Ｄａｖｉ
ｅｓ）及びウェイカリ（ｌｆａｋａｒｌｙ）著［冗長性
システムにおける同期とマツチングＪ （ＩＥＥＥ）
ランザクションズ・オン・コンピュータ（ＩＥＥＥ Ｔ
ｒａｎｓａｃｔｉｏｎｓ ｏｎ ｃｏｍｐｕｔｅｒ）
、 １９７８年６月号５３１−５３９ページ）に開示さ
れている。 冗長性のフォールトトレラントシステムにおける割り込
み同期の方法が、ヨンディ（Ｙｏｎｄｅａ）ほか著［緩
く同期したＴＭＲシステムのための割り込み取り扱いの
実行」 （フォールトトレラント計算についての第１５
回年次シンポジウムのクロシーディング（１９８５年６
月’り２４６−２５１ページ）に開示されている。「フ
ォールトトレラントリアルタイムクロック」と題する米
国特許第４゜６４４．４９８号は、ＴＭＲコンピュータ
システムにおける使用のための３重モジュラ冗長性クロ
ック構成を開示している。「多重に冗長なコンピュータ
のフレーム同期」と題する米国特許第４，７３３．３５
３号は、同期フレームを実行することにより周期的に同
期される別々のクロックで動作するＣＰＵを用いる同期
法を開示している。 ２５ＭＨ２で動作するインテル８０３８６やモトローラ
６８０３０のような高性能マイクロプロセッサ装置が、
高速クロックと大きな能力を備えて使用できるようにな
った。また、メモリ、ディスクドライブなどのコンピュ
ータシステムの他の要素もこれに対応してより安価にか
つより大きな能力を備えるようになった。このため、高
信頼性のプロセッサが同じ傾向に追随することが要求さ
れている。さらに、コンピュータ産業におけるいくつか
のオペレーティングシステムでの標準化は、アプリケー
ションソフトウェアの利用性を大きく拡大した。そのた
め、同様な要求が高信頼性システムの分野でもなされ、
すなわち、標準的オペレーティングシステムを利用でき
る必要がある。 したがって、この発明の主な目的は、特にフォールトト
レラントタイプの改良された高信頼性コンピユータシス
テムを提供することである。この発明の他の目的は、改
良された冗長性でフォールトトレラントタイプのコンピ
ュータシステムであって、高性能と低コストが両立する
ものを提供することである。特に、改良されたシステム
が、高度に冗長なシステムにおいて通常生じる実行負荷
を避けることが好ましい。この発明の別の目的は、速度
とソフトウェアの両立性とともに信頼性について測定さ
れる場合に、性能が改良されている一方、コストも他の
より低い性能のコンピュータシステムと同じぐらいであ
る高信頼性コンピユータシステムを提供することである
。この発明のさらに他の目的は、デマンドページングを
用いた仮想メモリ管理を使用し、保護された（上位から
の監視、すなわち「核（カーネル： ｋｅｒｎｅｌ）
Ｊ ）モードを備えたオペレーティングシステムを実行
できる高信頼性コンピユータシステムを提供することで
ある。とくに、オペレーティングシステムは、多重プロ
セスの実行が、すべて高レベルの性能で可能でなければ
ならない。この発明のさらに別の目的は、故障システム
部品を検出できオフラインでそれらを交換でき、システ
ムをダウンさせることなく補修されたシステム部品を再
統合できる高信頼性冗長性コンピュータシステムを提供
することである。 （課題を解決するための手段、作用及び発明の効果） この発明の一実施例によれば、コンピュータシステムは
、典型的には同じ命令ストリームを実行する３個の同一
のＣＰＵを使用し、同じデータの複製を格納する２（！
ｌの同一の自己診断メモリモジュールを備える。したが
って、古典的ＴＭＲシステムにおけるような３個のＣＰ
Ｕと３個のメモリよりはむしろ、３個のＣＰＵと２個の
メモリの構成か使用される。３個のＣＰＵによるメモリ
参照（ａ＋ｅｍｏｒｙ ｒｅｆｅｒｅｎｃｅ）は、２個
のメモリの各の３個の別のボートに接続された３個のバ
スにより行われる。フォールトトレラント動作の実行負
荷を全ＣＰＵ自身に課することを避けるため、また、フ
ォールトトレラントクロツタ動作の費用、複雑さ及びタ
イミングの問題を課することを避けるため、３個のＣＰ
Ｕはそれぞれ、それ自身のために独立したクロックを別
々に備えるが、メモリ参照のようなイベント（ｅｖｅｎ
ｔ）を検出することにより、すべてのＣＰＵが、同時に
機能を実行するまで他のＣＰＵの前にある任意のＣＰＵ
をストールすることにより、緩く同期されている。割り
込みもまた、全ＣＰＵＩこ同期され、全ＣＰＵが命令ス
トリームの同じ点で割り込みを実行することを保証する
。別々のＣＰＵ−メモリ・バスを介しての３個の非同期
のメモリ参照は、メモリ要求のときに各メモリモジュー
ルの３個の別々のポートでポートされるが、リードデー
タは、全ＣＰＵに戻されたときにポートされない。 ２個のメモリは、共に、全ＣＰＵまたは全ｌ１０（すな
わち入力／出力）バスから受け取ったすべてのライト要
求を実行するので、両メモリは、最新に保たれる。しか
し、ただ１個のメモリモジュールは、リード要求に対応
して全ＣＰＵまたはＩ１０バスに戻る。リードデータを
作る１個のメモリモジュールが「プライマリ」（「主」
）と呼ばれ、他方はバックアップである。従って、入っ
て来るデータは、ただ１つのソースからであり、ポート
されない。２個のメモリモジュールへのメモリ要求は、
ポート続行中は実行されるが、従って、リードデータは
、最後のＣＰＵが要求を行った後で少し遅れて全ＣＰＵ
に対し利用できる。これらのメモリモジュールのために
使用されるＤＲＡＭが単にリード動作を行いリフレッシ
ュするためにライトサイクルの大部分を使用するので、
ライトサイクルでさえも実質的に重複し得る。そこで、
ライトサイクルの最後の部分のためにストローブされな
いならば、リード動作は非破壊的でない。 従って、ライトサイクルは、最初のＣＰＵが要求をする
と直ちに開始されるが、最後の要求が受信され、良好で
あるとポートされるまで完了しない。 ポートされないリードデータの戻りと重なったアクセス
の特徴は、高性能の７オ一ルトトレラント動作を、最小
の複雑さと費用で可能にする。 １１０機能は、２つの同一のＩ１０バス（各バスはただ
１個のメモリモジュールと別々に接続される）を用いて
実行される。多数のＩ１０プロセッサが２つのＩ１０バ
スに接続され、Ｉ１０装置は、複数の対のＩ１０プロセ
ッサに接続されるが、ただ１個のＩ１０プロセッサによ
ってアクセスされる。１個のメモリモジュールがプライ
マリとして表されるので、このモジュールのだめのただ
１個のＩ１０バスが、全１１０プロセツサを制御する。 そして、メモリモジュールとＩｌｏとの間のトラフィッ
クは、ポート（ｖｏｔｅ）されない。全ＣＰＵは全Ｉ１
０プロセッサをメモリモジュールを介してアクセスでき
る。（ここで、各アクセスは、まさにメモリアクセスが
ポートされるようにポートされるａ）しかし、全Ｉ１０
プロセッサは、全メモリモジュールをアクセスできるだ
けであり、全ＣＰＵをアクセスできない。全１１０プロ
セツサは、全ＣＰＵに割り込みを送ることができるだけ
であり、この割り込みは、全ＣＰｔＪに示される前にメ
モリモジュール内に集められる。こうして、Ｉ１０装置
アクセスのための同期オーバヘッドは、全ＣＰＵにとっ
て重荷にならず、フォールトトレラント性が備えられる
。もしｌ＃のＩ１０プロセッサが誤ったならば、その対
の他方のＩ１０プロセッサが、オペレーティングシステ
ムにより維持されるＩ１０ページテーブル内のＩ１０装
置に対して用いられるアドレスを単に変えるだけで、こ
のＩ１０プロセッサのためのＩ１０装置の制御を代わっ
て行うことができる。このように、■１０装置のフォー
ルトトレラント性と再統合は、システムシャットダウン
なしに、そしてさらに、これらのＩ１０バスにおけるボ
ーティングに伴うハードウェア費用と実行ペナルティな
しに可能である。 説明された実施例において使用されるメモリシステムは
、複数のレベルで階層的である。各ＣＰＵは、それ自身
のキャシュ（ｃａｃｈｅ）を備え、本質的にＣＰＵのク
ロック速度で動作する。そこで、各ＣＰＵは、他のＣＰ
Ｕによりアクセスできないローカルメモリを備え、仮想
メモリ管理は、オペレーティングシステムの核と現在の
タスクのページを全３個のＣＰＵのためのローカルメモ
リの中にあることを許可し、課されたボーティングまた
は同期のようなフォールトトレラント性のオーバヘッド
なしに高速でアクセス可能にする。次に、グローバルメ
モリとして呼ばれるメモリモジュールレベルがあり、こ
こで、ボーティングと同期化が行われ、アクセスタイム
の負荷が導入される。 しかし、グローバルメモリの速度は、ディスクアクセス
よりもずっと速い。従って、このレベルは、デマンドペ
ージングの第ルベルのためにディスクを使用するためよ
りはむしろ、最速のエリアに最も使用されるデータを保
つためのローカルメモリとの、ページのスワツピングの
ために使用される。 この発明の開示された実施例の１つの特徴は、システム
をシャットダウンすることなしにＣＰＵモジュールやメ
モリモジュールのような故障部品を交換する能力である
。こうして、このシステムは、部品が故障し、取り換え
ねばならない場合でさえも、連続的な使用ができる。さ
らに、高レベルのフォールトトレラント性がより少ない
部品で達成できる。例えば、フォールトトレラントなり
ロック動作が必要でなく、３個でなく２個のメモリモジ
ュールだけが必要であり、ボーティング回路が最小にで
きる。このことは、故障する部品が少なく、信頼性が増
大したことを意味する。すなわち、部品がより少ないの
で、故障がより少なく、故障があるとき、システムをラ
ンさせたまま、その部品が分離され、システムシャット
ダウンなしに取り換えできる。 このシステムのＣＰＵは、好ましくは、ＵＮＩＸ（登録
商標）のようなオペレーティングシステムが使用可能な
市販の高性能マイクロプロセッサチップを使用する。シ
ステムをフォールトトレラントにする部分は、オペレー
ティングシステムに対して透明であるか、またはオペレ
ーティングシステムに対して容易に適合できる。従って
、高性能なフォールトトレラントシステムは、−時的に
広く使用されるマルチタスクのオペレーティングシステ
ムとアプリケーションソフトウェアとの同等性を可能に
して提供される。 （以下余白） （実施例） 以下、添付の図面を参照して本発明の詳細な説明する。 第１図を参照して、本発明の特徴を用いたコンピュータ
システムは、一実施例において、論理プロセッサとして
動作する３個の同一のプロセッサ１１１２及び１３（以
下、それぞれＣＰＵ−Ａ。 ＣＰＵ−Ｂ及びＣＰＵ−Ｃという。）を備え、これら３
個は、典型的には同じ命令ストリームを実行する。３個
のプロセッサが同じ命令ストリームを実行しない唯一の
時間は、システム起動自己テスト、診断などの動作であ
る。３個のプロセッサは、２個のメモリモジュール１４
と１５（メモリ＃１１メモリ＃２と呼ばれる）と接続さ
れ、各メモリは、同じアドレス空間に同一のデータを格
納する。好ましい実施例においては、各プロセッサｔｉ
、ｉ２及び１３は、その固有のローカルメモリ１６を含
み、このメモリを含むプロセッサによってのみアクセス
可能である。 各プロセッサ１１，１２及び１３は、各メモリモジュー
ル１４と１５と同様に、それ自身の固有の別々のクロッ
ク発振器１７を備える。この実施例において、全プロセ
ッサは、「ロックステップ」でランされず、その代わり
、上述の米国出願第１１８．５０３号で明らかにされた
ような方法により、すなわち、これらのＣＰＵを同期化
させる外部メモリ参照のようなイベントを使用して、緩
く同期される。外部の割り込みは、各プロセッサから他
の２個のプロセッサへ割り込み要求とスティタスを結合
するための１組のバスを使用する技法によって、３個の
ＣＰＵの間で同期化される。各プロセッサＣＰＬＪ−Ａ
％ＣＰＵ−Ｂ及びＣＰＵ−Ｃは、それ自身と他の２例と
の３個の割り込み要求に対して応答的であり、命令スト
リームの同じ点においてこれらのＣＰＵに割り込み要求
を示す。 メモリモジュール１４と１５は、メモリ参照をポートし
、全３個のＣＰＵが同じ要求（故障に対する準備ととも
に）を行ったときにのみ、メモリ参照が進むことを許可
する。このように、これらのプロセッサは、外部のイベ
ント（メモリ参照）の時に同期化され、その結果、プロ
セッサは、典型的には、同じ命令ストリームを、同じシ
ーケンスで、ただし必ずしも同期イベントの間の時間に
おける平行した時間サイクルの間ではないが、実行する
。さらに、外部の割り込みは、同期化されて、各ＣＰＵ
の命令ストリームにおける同一の点で実行される。 ＣＰ Ｕ−Ａプロセッサ１１は、バス２１を介して、メ
モリ＃ｌモジュール１４とメモリ＃２モジュール１５に
接続される。同様に、ＣＰＵ−Ｂプロセッｆ１２は、バ
ス２２を介して、メモリ＃１モジュール１４とメモリ＃
２モジュール１５に接続される。そして、ＣＰＵ−Ｃプ
ロセッサ１３は、バス２３を介して、メモリモジュール
１４．１５に接続される。これらのバス２１．２２．２
３は、３２ビット多重アドレス／データバス、コマンド
バス、及びアドレスとデータのストローブのための制御
ラインを含む。これらのＣＰＵは、これらのバス２１，
２２及び２３の制御を備え、そのため、アービトレーシ
ョン（ａｒｂｉｔｒａｔｉｏｎ）またはバス要求やバス
使用承認（ｂｕｓ ｇｒａｎｔ）はない。 各メモリモジュール１４と１５は、それぞれの入出力バ
ス２４又は２５に別々に接続され、各バスは、２個（ま
たはそれ以上）の入出カプロセッサに接続される。この
システムは、個々のシステム構成のために必要なＩ１０
装置を収容するために必要な多数のＩ１０プロセッサを
備えることができる。各入出カプロセッサ２６．２７は
、バス２８に接続される。バス２８は、ｖＭＥバス（登
録商標）のような標準の構成であってもよい。そして、
各バス２８は、標準のＩ１０コントローラ３０とのイン
ターフェースのための１個以上のバスインター７エース
モジユール（ＢＩＭ）２９に接続されている。各バスイ
ンター７エースモジユール２９は、２個のバス２８に接
続され、従って、１個のＩ１０プロセッサ２６または２
７の故障、または１個のバスチャンネル２８の故障は、
許容される。Ｉ１０プロセッサ２６と２７を、ＣＰＵ１
１１２及び１３によってメモリモジュール１４と１５を
通してアドレス指定することができ、Ｉ１０プロセッサ
２６．２７はメモリモジュールを介して全ＣＰＵに割り
込み信号を出力することができる。ディスクドライブ、
ＣＲＴスクリーンとキーボードを備えたターミナル、及
びネットワークアダプタは、Ｉ１０コントローラ３ｏに
より作動される典型的な周辺装置である。Ｉ１０コント
ローラ３０は、データブロックのような転送のためにメ
モリモジュール１４と１５に対しＤＭＡタイプの参照を
することができる。各Ｉ１０プロセッサ２６．２７など
は、バス要求、バス使用承認等のために各メモリモジュ
ールに直接に接続された個々のラインを備える。これら
の点から点への接続ラインは、「ラジアル」と呼ばれ、
ラジアルライン３１のグループに含まれる。 システムスティタスバス３２は、各素子のスティタス情
報を与える目的のために、上記各ｃＰＵ１１．１２．１
３、各メモリモジュール１４．１５、各１１０プロセツ
サ２６．２７に、個々に接続される。このスティタスバ
スは、システムに現在存在し適当に動作しているＣＰＵ
、メモリモジュール及びＩ１０プロセッサについての情
報を提供する。 ３個のＣＰＵと２個のメモリモジュールヲ接続する肯定
応答／スティタスバス３３は、メモリ要求が全ＣＰＵに
よって行われたときにモジュール１４．１５が全ＣＰＵ
に肯定応答信号を送信する個々のラインを含む。同時に
、スティタスフィールドが、コマンドのスティタスとコ
マンドが正しく実行されたか否かとについて報告するた
めに送信される。メモリモジュールは、グローバルメモ
リから読み出されたデータまたは書き込まれたデータの
パリティを検査するだけでなく、メモリモジュールを介
してＩ１０バス２４と２５へまたはバス２４．２５から
のデータのパリティを検査し、またコマンドの正当性を
検査する。これらの検査がＣＰＵｌ１１１２及び１３に
報告されるのは、バス３３のスティタスラインを介して
であり、もし誤りが発生すると、故障ルーチンを、故障
部品を分離するためにエンターすることができる。 ２個のメモリモジュール１４と１５がグローバルメモリ
に同じデータを格納し、すべてのメモリ参照を２重に行
うように動作しているが、任意の与えられた時間では、
１個のメモリモジュールがプライマリと指定され、他方
は、バックアップと指定される。メモリライト動作は、
両メモリモジュールにより実行されるので、両方とも使
用可能状態（ｃｕｒｒｅｎｔ）であり、またメモリリー
ド動作も両方により実行される。しかし、プライマリの
メモリモジュールのみが、バス２１，２２及び２３に実
際にリードデータをロードし、そして、プライマリのメ
モリモジュールのみがマルチマスタバス２４と２５のた
めのアービトレーションを制御する。プライマリのメモ
リモジュールとバックアップのメモリモジュールに同じ
動作の実行を続けるために、バス３４がプライマリから
バックアップへ制御情報を伝送する。どちらかのメモリ
モジュールが、プートアップにおいてプライマリの役割
を取り、この役割は、ソフトウェアの制御の下に動作の
間に交換できる。当該役割は、選択されたエラー条件が
全ＣＰＵまたはシステムの他のエラ一応答性部分によっ
て検出されるときに、交換できる。 全ＣＰＵにおいて発生されたある割り込みは、また、メ
モリモジュール１４と１５によってポートされる。全Ｃ
ＰＵがそのような割り込み状態となったとき（及びスト
ールされないとき）、全ＣＰＵは割り込みバス３５の個
々のラインによって全メモリモジュールに割り込み要求
を出力する。 そこで、３個のＣＰＵからの３個の割り込み要求をポー
トすることができる。すべての割り込みがポートされた
とき、メモリモジュールは、それぞれバス３５を介して
３個のＣＰＵにポートされた割り込み要求信号を送信す
る。この割り込みのボーティングは、また、全ＣＰＵの
動作についての検査のために機能する。３個のＣＰＵは
、ＣＰＵ間バス１８を介してこのポートされた割り込み
をＣＰＵ割り込み信号に同期し、命令ストリームの共通
の点で全プロセッサに割り込みを示す。この割り込み同
期は、とのＣＰＵもストールせずに達成される。 ＜ｃｐｕモジュール〉 第２図を参照して、１個のプロセッサ１１，１２又は１
３がさらに詳細に示される。全３個のＣＰＵモジュール
は、好ましい実施例では、同じ構成であり、従って、Ｃ
ＰＵ−Ａのみがここで説明される。価格を競争力のある
範囲内に保つために、そして、既に発展されているソフ
トウェアとオペレーティングシステムへのアクセスをた
だちに提供するために、好ましくは、市販のマイクロプ
ロセッサチップが使用され、多数のデバイスの中の任意
の１個が選択できる。ＲＩＳＣ（縮小命令セット）アー
キテクチャは、後述する緩い同期を実行することにおい
て利点がある。しかし、モトローラ６８０３０デバイス
やインテル８０３８６デバイス（２０ＭＨｚと２５ＭＨ
ｚで使用できる）などのより通常的なＣｌ５Ｃ（複雑な
命令セット）マイクロプロセッサが使用できる。高速３
２ビツトＲＩＳＣマイクロプロセツサデバイスは、３個
の基本的なタイプで複数の製造者から入手できる。 すなわち、モトローラは、部品番号８８０００としてデ
バイスを製造し、ＭＩＰＳコンピュータ・システムズ・
インコーホレイテッドなどは、ＭＩＰＳタイプと呼ばれ
るチップセットを製造し、サン・マイクロシステムズは
、いわゆる５ＰＡＲＣ（登録商標）タイプ（スケール可
能なプロセッサアーキテクチャ）を発表している。カリ
フォルニア州すンホセのサイプレス・セミコンダクタは
、例えば、部品番号ＣＹ７Ｃ６０１と呼ばれるマイクロ
プロセッサ（ＳＰＡＲＣ標準をサポートし、３３ＭＨｚ
のクロックを用い、２０ＭＩＰＳの（１秒当たり１００
万命令）を与える）を製造し、富士通は、同様に５ＰＡ
ＲＣ標準をサポートするＣＭＯ３ＲＩＳＯマイクロプロ
セッサ（部品番号Ｓ−２５）を製造している。 図示された実施例におけるＣＰＵボードすなわちモジュ
ールは、−例として使用され、マイクロプロセッサチッ
プ４０を用いる。このチップ４０は、この場合ＭＩＰＳ
コンピュータ・システムズ・インコーホレイテッドによ
り設計されたＲ２０００デバイスであり、また、インチ
グレイテッド・デバイス・テクノロジー・インコーホレ
イテッドによって製造される。このＲ２０００デバイス
は、ＲＩＳＣアーキテクチャを用いた３２ビツトプロセ
ツサであり、例えば、１６−６７ＭＨｚのクロックで１
２ＭＩＰｓの高性能を示す。２５ＭＨｚのクロックで２
０ＭＩＰＳを示すＲ３０００のようなこのデバイスのよ
り高速のバージョンを代わりに用いても良い。プロセッ
サ４０はまた、論理アドレスから物理アドレスへの翻訳
をキャッシュするためのトランスレーションルックアサ
イドバッファを含むメモリ管理のために使用されるコプ
ロセッサを備える。プロセッサ４０は、データバス、ア
ドレスバス、および制御バスを備えたローカルバスに接
続される。別々の命令とデータのキャシュメモリ４４と
４５が、このローカルバスに接続される。これらのキャ
シュは、それぞれ６４にバイトサイズであり、プロセッ
サ４０の１つのクロックサイクル内でアクセスされる。 もし追加の性能がこれらのタイプの計算のために必要な
らば、数値計算用すなわち浮動小数点コプロセッサ４６
が、このローカルバスに接続される。この数値計算用プ
ロセッサデバイスも、ＭＩＰＳコンピュータ・システム
ズ・インコーホレイテッドから部品番号Ｒ２０１０とし
て市販されている。ローカルバス４１．４２．４３は、
ライトバッファ５０とリードバッファ５１を介して内部
バス構造に接続される。このライトバッファは、入手可
能なデバイス（部品番号Ｒ２０２０）であり、ライト動
作のためにライトバッファ５０にデータとアドレスを格
納した後に、ライトが実行されている間にストールサイ
クルを実行しなければならないことよりはむしろ、プロ
セッサ４０にラン（Ｒｕｎ）サイクルを実行し続けさせ
るように機能する。 ライトバッファ５０を通るバスに加え、プロセッサ４０
がライトバッファ５０をバイパスしてライト動作を実行
することを可能にするためのバスが設けられる。このバ
スは、ソフトウェアの選択の下で、プロセッサに同期の
ライト動作を行うことを可能にする。もしライトバッフ
ァバイパス５２がイネーブルされ（ライトバッファ５０
がイネーブルされず）、プロセッサがライト動作を実行
するならば、プロセッサは、ライト動作が完了するまで
ストール（−時停止）する。対照的に、ライトバッファ
がディスエーブルの状態でライト動作が実行されるとき
、データがライトバッファ５０に書き込まれるので（ラ
イトバッファが満杯でないならば）、プロセッサはスト
ールしない。もしプロセッサ４０がライト動作を実行す
るときにライトバッファがイネーブルされるならば、ラ
イトバッファ５０は、バス４３からの制御と同様に、バ
ス４１からの出力データとバス４２からのアドレスを捕
捉する。ライトバッファ５０は、主メモリへのデータの
通過を待機する間に最大４個のそのようなデーターアド
レスセットを保持できる。 ライトバッフ７はプロセッサチップ４０のクロック１７
と同期して動作し、このため、プロセッサからバッファ
への転送は同期状態でかつプロセッサのマシンサイクル
速度で行われる。ライトバッファ５０は、もし満杯であ
ってデータを収容できないならば、プロセッサに信号を
送信する。プロセッサ４０によるリード動作は、フォー
ディープ・ライトバッファ５０に含まれるアドレスに対
して検査され、そこで、もしメモリ１６すなわちグロー
バルメモリに書き込まれるためにライトバッファで待機
しているデータに対してリード動作が試みられるならば
、リード動作は、ライト動作が完了するまでストールさ
れる。 ライトバッファ５０とリードバッファ５１は、データバ
ス５３、アドレスバス５４および制御バス５５を備えた
内部バス構造に接続される。ローカルメモリ１６は、こ
の内部バスによってアクセスされ、この内部バスに接続
されたバスインターフェース５６は、システムバス２１
（または他のＣＰＵのためのバス２２または２３）をア
クセスするために使用される。この内部バスの別々のデ
ータバス５３とアドレスバス５４（ローカルバスのバス
４１と４２から得られる）は、システムバス２１内の多
重化アドレス／データバス５７に変換され、コマンドラ
インと制御ラインは、対応して、この外部バス内のコマ
ンドライン５８と制御ライン５９に変換される。 バスインターフェースユニット５６は、また、メモリモ
ジュール１４と１５から肯定応答／スティタスライン３
３を受信する。これらのライン３３において、別々のス
ティタスライン３３−１または３３−２は、モジュール
１４及び１５のそれぞれから接続され、その結果、両メ
モリジュールからの応答を、後述するように、複数のＣ
ＰＵとグローバルメモリの間の転送（リードまたはライ
ト）の発生の場合に評価できる。 一実施例においては、ローカルメモリ１６は、約８Ｍバ
イトのＲＡＭからなり、プロセッサ４０の約３個または
４個のマシンサイクル内でアクセスでき、このアクセス
は、このＣＰＵのクロック１７と同期している。これに
反し、モジュール１４と１５へのメモリアクセスタイム
は、ローカルメモリへのそれに比べて非常に長く、メモ
リモジュール１４．１５へのこのアクセスは、非同期で
あり、すべてのＣＰＵが要求とボーティングとを行うこ
とを待機することにより課される同期のオーバーヘッド
をこうむる。比較のため、Ｉ１０プロセッサ２６．２７
、及び２９を介しての典型的な市販のディスクメモリへ
のアクセスは、ミリ秒で測定され、すなわち、モジュー
ル１４と１５へのアクセスよりもかなり遅い。こうして
、ＣＰＵチップ４０によるメモリアクセスの階層構造が
ある。 最高は、命令キャシュ４４とデータキャシュ４５であり
、６４にバイトのキャシュサイズと適当なフィルアルゴ
リズム（ｆｉｌｌ ａｌｇｏｒｉｔｈｍ）を使用したと
きに多分９５％のヒツト率を示す。最高の次は、ローカ
ルメモリ１６であり、再び一時的仮想メモリ管理アルゴ
リズムを使用することにより、ローカルメモリのサイズ
が約８Ｍバイトである場合に、キャシュミスが発生し、
ローカルメモリにおけるヒツトが見いだされ、おそらく
９５％のヒツト率が、メモリ参照に対して得られる。プ
ロセッサチップの観点からの正味の結果は、メモリ参照
Ｃｌ１０参照でなく）のおそらく９９％以上が同期し、
同じマシンサイクルまたは３個または４個のマシンサイ
クル内に起こることである。 ローカルメモリ１６は、メモリコントローラ６０によっ
て内部バスからアクセスされる。このメモリコントロー
ラ６０は、アドレスバス５４からのアドレスと制御バス
５５からのアドレスストローブを受信し、例えば、もし
ローカルメモリ１６が通常のように多重アドレス指定で
ＤＲＡＭを使用するならば、別々の行と列のアドレスと
、ＲＡＳとＣＡＳの制御を発生する。データは、データ
バス５３を介してローカルメモリに書き込まれ、読み出
される。さらに、オペレーティングシステムによって使
用可能なので、ＮＶＲＡＭや高速ＦＲＯＭのような不揮
発性メモリ６２と同様に、数個のローカルレジスタ６１
が、内部バスによってアクセスされる。メモリのこの部
分のいくつかが電源投入のためにのみ使用され、いくつ
かがオペレーティングシステムによって使用され、キャ
シュ４４内でほとんど連続的であり、他は、メモリマツ
プのキャシュでない部分内に有り得る。 外部割り込みは、第２図のＣＰＵモジュールの割り込み
回路６５から制御バス４３または５５でビンの中の１本
によってプロセッサ４０に印加される。このタイプの割
り込みは、回路６５でボートされるので、割り込みがプ
ロセッサ４０によって実行される前に、全３個のＣＰＵ
が割り込みを示されるか否かが決定される。この目的の
ために、回路６５は、他の２個のＣＰＵ１２と１３から
割り込み未決定（ｐｅｎｄ ｉｎｇ）入力を受信し、こ
の他の２個のＣＰＵにライン６７を介して割り込み未決
定信号を送信する。これらのラインは、３個のＣＰＵ１
１％ １２及びＩ３をともに接続するバス１８の一部で
ある。また、他のタイプの割り込み例えばＣＰＵにより
発生された割り込みをボートするために、回路６５は、
このＣＰＵから両メモリモジュール１４，１５ヘバス３
５のライン６８により割り込み要求信号を送信すること
ができ、そして、ライン６９と７０を介してメモリモジ
ュールから別々のボートされた割り込み信号を受信する
。両メモリモジュールは、行われるべき外部割り込みを
与える。１個の！１０チャンネル２８でのキーボードま
たはディスクドライブのような外部ソースにて発生され
た割り込みは、例えば、各ＣＰＵＩＩ、１２又は１３が
、後述されるように、命令ストリーム内の同じ点にある
まで、回路６５からチップ４０の割り込みビンに印加さ
れない。 プロセッサ４０は別々のクロック発生器１７によってク
ロックが供給されるので、周期的にプロセッサ４０を同
期状態に戻すためのいくつかのメカニズムが必要である
。クロック発生器１７が名目上同じ周波数でありこれら
のデバイスの許容誤差が約２５ ｐ ｐ ｍ （ｐａｒ
ｔｓ ｐｅｒ ｍ１ｌｌｉｏｎ）であったとしても、こ
れらのプロセッサは、周期的に同期に戻されないならば
、位相が多くのサイクルでずれてしまう可能性がある。 もちろん、外部割り込みが発生する毎に、全ＣＰＵは、
（割り込み同期メカニズムによって）その命令ストリー
ムの同じ点で割り込まれるという意味で、同期化される
。 しかし、これは、サイクル計数値を同期化させることを
援助しない。メモリモジュール１４と１５内のメモリ参
照をボートするメカニズムは、後述されるように全ＣＰ
Ｕをリアルタイムで同期状態にする。しかし、ある条件
は、長い周期においてメモリ参照が起こらないという結
果を生じ、そこで、別のメカニズムが、プロセッサ４０
を同期に戻すためのストールサイクルを導入するために
使用される。サイクルカウンタ７１は、ランサイクル（
ストールサイクルでなく）であるマシンサイクルを計数
するために、クロック１７とプロセッサ４０の制御ビン
に制御バス４３を介して接続される。このカウンタ７１
は、全ＣＰＵの間の最大の許容可能なドリフトが発生す
る周期（結晶発振子の特定の許容誤差を考慮して）を表
すように選択された最大計数値を有するカウントレジス
タを含む。このカウントレジスタがオーバーフローする
と、より遅いプロセッサが追い付くまで、より速いプロ
セッサをストールする動作が開始される。 このカウンタ７１は、メモリモジュール１４と１５への
メモリ参照によって同期がなされるときはいつでもリセ
ットされる。また、す７レツシユカウンタ７２は、後述
されるように、ローカルメモリ１６でリフレッシュサイ
クルを実行するために使用される。さらに、カウンタ７
３は、カウンタ７１のように、ランサイクルであってス
トールサイクルでないマシンサイクルを計数する。しか
し、このカウンタ７３は、メモリ参照によってリセット
されない。カウンタ７３は、以下に説明されるように、
割り込み同期のために使用され、この目的のために、割
り込み同期回路６５に出力信号ＣＣ−４とＣＣ−８を発
生する。 プロセッサ４０は、ＲＩＳＣ命令セットを備え、このセ
ットは、メモリからメモリへの命令をサポートしないが
、その代わり、メモリからレジスタへの命令またはレジ
スタからメモリへの命令（たとえばロードまたはストア
）をサポートする。ローカルメモリにしばしば使用され
るデータや現在実行中のコードを保持することは重要で
ある。従って、ブロック転送動作は、バスインターフェ
ース５６に結合されたＤＭＡステートマシン７４により
なされる。プロセッサ４０は、コマンドとして機能させ
るためにＤＭＡ回路７４のレジスタにｌワードを書き込
み、この回路７４のレジスタにブロックのスタートアド
レスと長さを書き込む。 実施例では、ＤＭＡ回路がブロック転送を引き継ぎ実行
する間に、マイクロプロセッサはストールをして、バス
５３−５５及び２１によって必要なアドレス、コマンド
及びストローブを発生する。 このブロック転送を開始するためにプロセッサ４０によ
って実行されるコマンドは、ＤＭＡ回路７４のレジスタ
からのリードであってもよい。ＵＮＩＸオペレーティン
グシステムにおけるメモリ管理はデマンドページングを
当てにしているので、これらのブロック転送は、最もし
ばしばグローバルメモリとローカルメモリとＩ１０トラ
フィックの間に動かされるページである。１ページは４
にバイトである。もちろん、バス２１，２２及び２３は
、ＣＰＵとグローバルメモリの間の１ワードのリード転
送とライト転送をサポートする。参照されるブロック転
送は、ローカルメモリとグローバルのメモリの間でのみ
可能である。 くプロセッサ〉 第３図を参照して、実施例のＲ２０００タイプまたはＲ
３０００タイプのプロセッサ４０がさらに詳細に示され
る。このデバイスは、３２個の３２ビツトの一般目的の
レジスタ７６．３２ビツトのＡＬＵ７７、Ｏビットから
６４ビツトへのシフタ７８、および３２Ｘ３２の多！！
／分割回路７９を備える３２ビツトのメインＣＰＵ７５
を備える。 このＣＰＵは、また、プロセッサバス構造８１に接続さ
れ、このプロセッサバス構造８１は、ローカルデータバ
ス４１に接続され、データバス４１を介してフェッチさ
れる命令を実行するための関連する制御ロジックを備え
た命令デコーダ８２に接続される。３２ビツトのローカ
ルアドレスバス４２は、オンチップメモリ管理コプロセ
ッサ内のトランスレージ３ンルツタアサイドバツフア（
ＴＬＢ）８３を含む仮想メモリ管理装置によって駆動さ
れる。ＴＬＢ８３は、仮想アドレスバス８４を介してマ
イクロプロセッサブロック７５から受け取られた仮想ア
ドレスと比較されるべき６４個のエントリを備える。バ
ス４２の下位の１６ビツトの部分８５は、この仮想アド
レスバス８４の下位部分によって駆動され、上位部分は
、もし仮想アドレスが物理的アドレスとして使用される
ならば、バス８４からであり、あるいは、もし仮想アド
レス指定が使用され、ヒツトが起こるならば、出力８６
を介してのＴＬＢ８３からのタダエントリである。ロー
カルバスの制御ライン４３は、パイプライン及びバス制
御回路８７に接続され、内部バス構造８１と制御ロジッ
ク８２から駆動される。 プロセッサ４０のマイクロプロセッサブロック７５は、
ＲＩＳＣタイプであり、多くの命令が１マシンサイクル
で実行され、命令セットは、ＡＬＵ動作に伴うメモリ参
照を含む複雑な命令を含むよりはむしろ、レジスタから
レジスタへの命令やロード／ストア命令を使用する。複
雑なアドレス指定スキーム（例えば、レジスタＡＩとレ
ジスタＡ２の内容の和であるアドレスのオペランドを、
レジスタＢの内容によりアドレスされる主メモリの位置
に見いだされるアドレスのオペランドに加え、レジスタ
Ｃに見いだされるアドレスの位置に主メモリにその和の
結果をストアせよ。）は、命令セットの一部として含ま
れない。その代わり、この動作は、次の多数の単純なレ
ジスタからレジスタへの命令やロード／ストア命令にて
な査れる。 すなわち、レジスタＡ２をレジスタＡＩに加算せよ、レ
ジスタＢ内のアドレスのメモリ位置からレジスタＢｌを
ロードせよ、レジスタＡＩとレジスタＢｌを加算せよ、
レジスタＣによりアドレスされたメモリ位置にレジスタ
Ｂ１をストアせよ。 コンパイラ技法は、３２個のレジスタ７６の使用を最大
にするために使用され、すなわち、大部分の動作が既に
レジスタセットにあるオペランドを見いだすことを保証
する。ロード命令は、実際に、ｌマシンサイクルより長
くかかる。このためｌ命令の潜在（１ａｔｅｎｃｙ）が
導入される。ロード命令によってフェッチされるデータ
は、１２サイクルまで使用されず、もし可能ならば、そ
の間に入るサイクルが、ある他の命令のために使用され
る。 メインＣＰＵ７５は、マシンサイクル当たりの命令実行
を平均化する目的を容易にするために高度にパイプライ
ン化されている。第４図を参照して、１つの命令が５マ
シンサイクルを含む周期にわたって実行される。ここで
、ｌマシンサイクルは、１６．６７ＭＨｚのクロック１
７に対してｌクロック周期すなわち６０ｎｓｅｃである
。この５サイクルすなわちパイプステージは、ＩＦ（１
キヤシユ４４からの命令フェッチ）、ＲＤ（レジスタセ
ット７６からのリードオペランド）、ＡＬＵ（ＡＬＵ７
７での要求される命令を実行）、ＭＥＭ（もし要求され
たならＤキャシュ４５をアクセスせよ）、及びＷＢ （
ＡＬＵの結果をレジスタファイル７６に書け）として呼
ばれる。第５図かられかるように、これらの５個のパイ
プステージは、重なっているので、与えられたマシンサ
イクル、例えばサイクル５において、命令Ｉ＃５は、そ
の第１パイプステージすなわちＩＦパイプステージにあ
り、命令■＃ｌは、その最後のステージすなわちＷＢス
テージにあり、その他の命令は、その間に入るパイグス
テージにある。 〈メモリモジュール〉 第６図を参照して、１個のメモリモジュール１４または
１５が詳細に示される。両メモリモジュールは、好まし
い実施例において、同じ構成であるので、メモリ＃１モ
ジュールのみが示される。 メモリモジュールは、それぞれ、ＣＰＵｌ１１１２．１
３から来る３個のバス２１２２．２３に接続される３個
の入力／出力ポート９１，９２．９３を含む。これらの
ポートへの入力は、レジスタ９４．９５．９６にラッチ
され、各ラッチは、データ、アドレス、コマンド、及び
ライト動作のためのストローブ、または、アドレス、コ
マンド、及びリード動作のためのストローブをストアす
るための別々のセクションを備える。これらの３個のレ
ジスタの内容は、全３個のレジスタのみがすべてのセク
ションに接続される入力を備えたポート回路１００によ
ってポートされる。もし全３個のＣＰＵＩＩ、１２．１
３が同じメモリ要求（同じアドレス、同じコマンド）を
行うならば（全ＣＰＵは典型的には同じ命令ストリーム
を実行するのでそのような場合がありうる）、メモリ要
求は完了することを許容される。しかし、第１メモリ要
求が、３個のラッチ９４．９５．９６のいずれかにラッ
チされると直ちにメモリアクセスを開始するために通過
される。この目的のために、アクセス、データ及びコマ
ンドは、データバス１０１゜アドレスバス１０２および
コマンＦ／＜ス１０３を含む内部バスに印加される。こ
の内部バスから、メモリ要求は、アドレスに依存して、
そしてシステム構成に依存して様々なリソースにアクセ
スする。 一実施例において、大きなりＲＡＭ１０４が、メモリコ
ントローラ１０５を用いて、内部バスによってアクセス
される。このメモリコントローラ１０５は、アクセスバ
ス１０２からアドレスと制御バス１０３からメモリ要求
とストローブとを受信し、データ入力とデータ出力がデ
ータバスｌＯ１に出力されるようにＤＲＡＭのための多
重の行と列のアドレスを発生する。このＤＲＡＭ１０４
はまた、グローバルメモリと呼ばれ、一実施例において
は多分３２Ｍバイトのサイズである。さらに、内部バス
１０１−１０３は、制御・スティタスレジスタ１０６、
多数の不揮発性ＲＡＭ１０７及びライトプロテクト１０
８をアクセスできる。 ＣＰＵによるメモリ参照は、また、メモリモジュール１
４または１５内のメモリをバイパスでき、内部バス１０
１−１０３に接続される入力を備えたバスインターフェ
ースによってＩ１０バス２４．２５にアクセスできる。 もしメモリモジュールがプライマリメモリモジュールで
あるならば、各メモリモジュール内のバスアービトレー
タ１１０は、バスインターフェース１０９を制御する。 もしメモリモジュールがバックアップモジュールである
ならば、バス３４はバスインターフェース１０９を制御
する。 ＤＲＡＭ１０４へのメモリアクセスは、第１の要求が１
個のラッチ９４．９５、又は９６にラッチされると直ち
に開始されるが、故障に備えて、多数の要求が同じであ
ることをポート回路１００が決定されなければ、完了を
許容されない。３ｍの要求の中の第１の要求の到達は、
ＤＲＡＭ入力４へのアクセスを開始させる。リードに対
して、ＤＲＡＭ１０４がアドレス指定され、センスアン
プがストローブされ、データ出力がＤＲＡＭ入力で生じ
る。そして、もし第３の要求が受信された後でポートが
良いならば、要求されたデータはＣＰＵに直ちに転送す
るために用意される。このように、ボーティングの動作
はＤＲＡＭアクセス動作と重なる。 第７図を参照して、バス２１，２２．２３は、図示され
たフォーマットにてメモリモジュール１４．１５のポー
ト９１，９２．９３にメモリ要求を与える。これらのバ
スの各々は、３２本の双方向多重アドレス／データライ
ン、１３本の１方向コマンドライン及び２本のストロー
ブからなる。 コマンドラインは、リード、ライト、ブロック転送、単
独転送、Ｉ１０リードまたはＩ１０ライトなどのバスア
クティビティのタイプを特定するフィールドを含む。ま
た、ｌフィールドは、４バイトに対するバイトイネーブ
ルとして機能する。上記のストローブは、ＡＳ（アドレ
スストローブ）とＤＳ（データストローブ）である。Ｃ
ＰＵＩＩ。 １２．１３は、それぞれ、自分自身のバス２１゜２２又
は２３を制御する。この実施例において、これらは、マ
ルチマスタバスではなく、争いすなわちアービトレーシ
ョンはない。ライトに対して、ＣＰＵは、アドレススト
ローブＡＳ（アクティブでローレベル）で１サイクル内
でバスにアドレスとコマンドを送り、続くサイクル（お
そらく次のサイクル、しかし必ずしもそうでなくてもよ
い）でデータストローブと同時にバスのアドレス／デー
タラインにデータを送信する。各ＣＰＵからのアドレス
ストローブＡＳは、ストローブが現れたとき、ボート９
１，９２又は９３にアドレスとコマンドを生じさせて、
レジスタ９４．９５．９６のアドレス・コマンドセクシ
ョンにラッチさせ、次に、データストローブＤＳがデー
タをラッチさせる。バス２１，２２．２３の多数（この
実施例では３の中の２）が同じメモリ要求をラッチ９４
．９５．９６に送信するとき、ボート回路１００は、バ
ス１０３に最後のコマンドを通過させ、メモリアクセス
が実行される。もしコマンドがライトならば、ライトが
実行されると直ちに、肯定応答ＡＣＫ信号がライン１１
２（特にメモリ＃ｌのラインｌ １２−１とメモリ＃２
のライン１１２−２）によって各ＣＰＵに送り返され、
同時にスティタスピットが、第７図の時間Ｔ３に各ＣＰ
Ｕに肯定応答／スティタスバス３３（特にメモリ＃ｌの
ライン３３−１とメモリ＃２のライン３３−２）を介し
て送信される。最後のストローブＤＳ（もしリードなら
ばＡＳ）とＴ３でのＡＣＫの間の遅延Ｔ４は、メモリ要
求のときにＣＰＵが何サイクル同期位置からずれている
かに依存して、また、ボーティング回路における遅延と
ＣＰＵクロック１７に比べてメモリモジュール１４又は
１５の内部の独立なりロック１７の位相に依存して、変
わり得る。 もしＣＰＵにより出力されるメモリ要求がリードである
と、次に、ライン１１２−１と１１２−２のＡＣＫ信号
とライン３３−１と３３−２のスティタスピットが、時
間Ｔ３の間に、データがアドレス／データバスに出され
るのと同時に送信される。 これは、ＣＰＵにストールをリリースし、こうして同一
の命令に対してＣＰＵチップ４０を同期させる。すなわ
ち、最速のＣＰＵは、より遅いＣＰＵが追い付くのを待
っているので、より多くのストールサイクル（ｓｔａｌ
ｌ ｃｙｃｌｅ）を実行し、こうして、クロック１７が
たぶん位相がずれているが、全３個が同時にリリースさ
れる。全３個のＣＰＵがストールから出て来たとき、こ
れらのＣＰＵによって最初に実行される命令は同じであ
る。 メモリモジュール１４又は１５からＣＰＵＩＩ。 １２．１３に送信されるすべてのデータは、そのデータ
がＤＲＡＭ１０４から又はメモリ位置１０６−１０８か
らのり一ドデータであるか、バス２４．２５からのＩ１
０データであるかに拘わらず、レジスタ１１４を通過す
る。このレジスタ１１４は、内部データバスｌｏｔから
ロードされ、このレジスタからの出力は、時間Ｔ３にボ
ート９１１９２．９３でバス２１，２２．２３のための
アドレス／データラインに印加される。パリティは、デ
ータがこのレジスタにロードされたときに検査される。 ＤＲＡＭ１０４に書き込まれたすべてのデータと、■１
０バスのすべてのデータは、それに関連したパリティビ
ットを持つ。しかし、パリティビットは、バス２１，２
２．２３でｃｐｕモジュールに転送されない。リードレ
ジスタ１１４で検出されたパリティエラーは、スティタ
スバス３３−１，３３−２を介してＣＰＵによって報告
される。プライマリとして指定されたメモリモジュール
１４又は１５のみが、そのレジスタ１１４内のデータを
バス２１，２２．２３に出力する。バックアップ又はセ
カンダリとして指定されたメモリモジュールは、レジス
タ１１４をロードする点まで連続して行われるリード動
作とパリティチエツクを完了し、バックアップ３３−１
と３３−２にスティタスを報告する。しかし、データは
、バス２１１２２．２３に出力されない。 各メモリモジュール１４又は１５内のコントローラ１１
７は、このモジュールのためのクロック発振器１７によ
りステートマシーンとして動作し、バス１０３とバス２
１−２３から様々なコマンドラインからのデータ（例え
ばレジスタとバスをロードするための制御ビットの発生
、外部制御信号の発生など）を受信する。現在プライマ
リとして指定されているモジュール１４又は１５内のこ
のコントローラ１１７は、共通のバス１ｏｔ−１０３へ
のアクセスのためにＩ１０側（インターフェース）とＣ
ＰＵ側（ポート９ｌ−９３）の間でアービトレータ１１
０を介してアービトレートする。 プライマリメモリモジュール１４又は１５のコントロー
ラ１１７によるこの決定は、ライン３４によって他のメ
モリモジュールのコントローラ１１７に伝送されて、他
のメモリモジュールに同じアクセスを実行させる。 （以下余白） 各メモリモジュール内のコントローラ１１７はまたこの
モジュールのためのクロック発振器１７からパルスを受
信するりフレッシュカウンタ１１８に基づいて、ＤＲＡ
ＭＩ ０４にりフレッシュサイクルを導入する。ＤＲＡ
Ｍは８ミリ秒毎に５１２リフレツシユサイクルを受信し
なければならず、従って平均して約１５ミリ秒毎にリフ
レッシュサイクルが導入される。こうして、カウンタ１
１８は、１５ミリ秒毎にコントローラ１１７にオーバー
フロー信号を発生する。そして、もしアイドル条件（ｃ
ＰＵアクセスまたはＩ１０アクセスが実行されない）が
存在するならば、リフレッシュサイクルがバス１０３に
出力されたコマンドによって実施される。もし動作が進
行中ならば、現在の動作が完了したときに、リフレッシ
ュが実行される。メモリのページングに使用されるブロ
ック転送のような長い動作のために、数個のリフレッシ
ュサイクルがバックアップでき、転送が完了した後でバ
ーストモードで実行される。この目的のために、最後の
リフレッシュサイクルがカウンタ１１８に関連したレジ
スタに格納されるので、カウンタ１１８のオーバー７０
−の数が用いられる。 ＣＰＵによって発生された割り込み要求は、割り込みバ
ス３５のライン６８によって個々に各ＣＰｕ１ｌ、１２
．１３から受信される。これらの割り込み要求は、各メ
モリモジュール１４．１５に送信される。バス３５のこ
れらの要求ライン６８は、割り込みポート回路１１９に
接続されて、この回路１１９はこれらの要求を比較し、
バス３５の出力ライン６９にポートされた割り込み信号
を出力する。ＣＰＵはそれぞれ、バス３５を介して２本
のライン（各モジュール１４．１５から１本）にポート
された割り込み信号を受信する。各メモリモジュール１
４．１５からのポートされた割り込み信号に対して論理
和の演算が行われ、その演算結果が割り込み同期回路６
５に出力される。 ソフトウェアの制御の下に、ＣＰＵはどのＣＰＵが割り
込みをするかを決定する。Ｉ１０プロセッサ又はＩ１０
コントローラで発生される外部割り込みはまた、バス３
５のライン６９．７０を介してメモリモジュール１４．
１５を介してＣＰＵに信号として送信される。同様に、
ＣＰＵはただプライマリモジュール１４又は１５からの
割り込みに応答する。 〈■１０プロセッサ〉 第８図において、１個のＩ１０プロセッサ２６又は２７
が詳細に示される。Ｉ１０プロセッサは２個の同じポー
ト（Ｉ１０バス２４への１個のポート１２１とＩ１０バ
ス２５への他のポート１２２）を備える。各Ｉ１０バス
２４．２５は、３２ビット双方向多重アドレス／データ
バス１２３（３２ビツトの外に４ビツトのパリティを含
む）、リード、ライト、ブロックリード、ブロックライ
トなどの実行される動作のタイプを定義する双方向コマ
ンドバス１２４、内部からＩ１０プロセッサへの又はバ
ス２８のどのロケーションにアドレス指定するかを示す
アドレスライン、バイトマスク、及び最後に、アドレス
ストローブ、データストローブ、アドレス肯定応答及び
データ肯定応答を含む制御ラインから構成される。バス
３１のラジアルラインは、各Ｉ１０プロセッサから各メ
モリモジュールへの個々のラインを含む。すなわち、Ｉ
１０プロセッサからメモリモジュールへのバス要求、メ
モリモジュールからＩ１０プロセッサへのバスグランド
、■１０プロセッサからメモリモジュールへの割り込み
要求ライン、及びメモリモジュールからＩ１０プロセッ
サへのリセットラインである。どのメモリモジュールが
プライマリであるかを示すラインは、システムスティタ
スバス３２を介して各１１０プロセツサに接続される。 第８図のＩ１０プロセッサのコントローラすなわちステ
ートマシーン１２６は、コマンドライン、？ｔ制御ライ
ン、スティタスライン、ラジアルラインからのデータ、
内部データ、及びバス２８からのコマンドラインからの
データを受信し、さらに、バス２４．２５の内容を受信
し情報をバスに伝送するために保持するラッチ１２７，
１２８の動作を含むＩ１０プロセッサの内部動作を定義
する。 メモリモジュールからＩ１０プロセッサへのバス２４．
２５での転送は、別々に肯定応答されたアドレスとデー
タを用いて第９図に示されるプロトコルを使用する。プ
ライマリと指定されたメモリモジュール内のアービトレ
ータ回路１１０は、Ｉ１０バス２４．２５の所有権（ｏ
ｗｎｅｒｓｈｉｐ）のためのアービトレーションを行う
。ＣＰＵかう■１０への転送が必要なとき、ＣＰＵ要求
がメモリモジュールのアービトレーション論理回路１１
０に出力される。アービトレーション論理回路１１０が
この要求を承認したとき、メモリモジュールは、アドレ
スとコマンドを（両バス２４．２５の）バス１２３．１
２４に、アドレスストローブが（２つのバス２４と２５
の）第９図の時間ＴＩに主張されたときと同時に、バス
１２５に印加する。コントローラ１２６がアドレスをラ
ッチ１２７又は１２８にラッチさせたとき、アドレス肯
定応答がバス１２５に主張され、次に、メモリモジュー
ルは時間Ｔ２にデータを（両バス２４．２５を介して）
バス１２３に出力し、ライン１２５にデータストローブ
を出力する。時間Ｔ２の後で、コントローラは、２個の
ラッチ１２７．１２８にデータをラッチさせ、データ肯
定応答信号がライン１２５に出力され、そうして、デー
タ肯定応答の受信の際に、両メモリモジュールは、アド
レスストローブ信号の主張をやめることによりバス２４
．２５をリリースする。 Ｉ１０プロセッサからメモリモジュールへの転送におい
て、Ｉ１０プロセッサがＩ１０バスを使う必要があるき
き、Ｉ１０プロセッサは、両バス２４．２５に、ラジア
ルバス３１にラインによってバス要求を主張し、次に、
プライマリメモリモジュール１４又は１５にアービトレ
ータ回路１１０からバス使用承認信号を待つ。バス使用
承認ラインもラジアルラインの１本である。バス使用承
認が主張されたとき、コントローラ１２６は、前の転送
が完了されたことを（誤って）意味する、バス１２５上
でアドレスストローブとアドレス肯定応答信号の主張が
解除されるまで待機する。そのとき、コントローラ１２
６は、ラッチ１２７．１２ｇからライン１２３ヘアドレ
スを出力させ、コマンドをライン１２４に出力させ、ア
ドレスストローブを両バス２４．２５のバス１２５に出
力させる。アドレス肯定応答が両バス２４．２５から受
信されたとき、データがアドレス／データバスにデータ
ストローブとともに出力され、転送は、メモリモジュー
ルからＩ１０プロセッサへのデータ肯定応答信号で完了
される。 ラッチ１２７と１２８は、アドレスバス１２９ａ、デー
タバス１２９ｂ、及び制御バス１２９ｃを含む内部バス
１２９に接続される。内部バス１２９は、バス３２によ
って供給されるスティタスを保持するなどのために、コ
ントローラステートマシーン１２６によって実行される
コマンドをセットアツプするために用いられる内部ステ
ィタス・制御レジスタ１３０をアドレス指定することが
できる。これらのレジスタ１３０は、ＣＰＵのアドレス
空間においてＣＰＵからリードまたはライトのためにア
ドレス指定可能である。バスインターフェース１３１は
、コントローラ１３１の制御の下に、ＶＭＥバス２８と
通信する。バス２８は、アドレスバス２８ａ、データバ
ス２８ｂｌｌｌｌ／＜ス２８ｃ及びラジアル２８ｄを備
え、これらの全ラインは、バスインターフェースモジュ
ール２９を介してＩ１０コントローラ３０に接続される
。 バスインターフェースモジュール２９は、一方又は他方
の又は両方のＩ１０プロセッサからの、１セツトだけの
パスライン２８をコントローラ３０に駆動させるための
マルチプレクサ１３２を備える。コントローラ３０の内
部で、コマンド、制御、スティタス、データのレジスタ
１３３があり、（このタイプの周辺コントローラにおい
て標準的プラクティスとして）ＣＰＵＩ ｌ、１２．１
３から、開始するべきリードとライトのためにアドレス
指定可能であり、Ｉ１０装置における動作を制御する。 ＶＭＥバス２８上での各Ｉ１０コントローラ３０は、Ｂ
ＩＭ２９のマルチプレクサ１３２を介して両Ｉ１０プロ
セッサ２６．２７との接続機能を備え、いずれか１個に
よって制御されるが、ＣＰＵによって実行されるプログ
ラムによって一方または他方に限られる。特定のアドレ
ス（又１組のアドレス）は、各コントローラ３０を示す
制御・データ転送レジスタ１３３のために確定され、こ
れらのアドレスは、オペレーティングシステムによりＩ
１０ページテーブル（通常は、ローカルメモリの核デー
タ区分）に維持される。これらのアドレスは、両方では
なく、どちらかのＩ１０プロセッサ＃ｌまたは＃２を介
してのみアドレス指定が可能であるように、各コントロ
ーラ３０を関連づける。すなわち、Ｉ１０プロセッサ２
７と比較すると、ある異なったアドレスは、Ｉ１０プロ
セッサ２６を介して特定のレジスタ１３３に到達させる
ために使用される。バスインターフェース１３１ （及
びコントローラ１２６）は、マルチプレクサ１３２を切
り換えて一方または他方からバス２８上のデータを受信
する。これは、ＣＰＵから■１０プロセッサのレジスタ
１３０へのライトによってなされる。こうして、デバイ
スドライバがこのコントローラ３０をアクセスするため
にコールされたとき、オペレーティングシステムはペー
ジテーブルにおけるこのアドレスをそのために使用する
。プロセッサ４０は、ライトバッファ５０を介してより
もむしろ、バイバスバッファパス５２を用いてこれらの
コントローラの制御・データ転送レジスタ１３３へのＩ
１０ライトによってコントローラ３０をアクセスする。 従って、これらは、これは、回路１００によってボート
され、メモリモジュールを通してバス２４又は２５へ、
従って選択されたバス２８への同期化されたライト動作
である。プロセッサ４０は、このライト動作が完了する
までストールする。第８図のＩ１０プロセッサボードは
、ある誤り（例えば不適当なコマンド、ＶＭＥバス２８
で応答が受信しないまま期限がすぎたこと、実行された
ときのパリティチエツク）を検出するように形成され、
１個の誤りが検出されると、Ｉ１０プロセッサは、バス
トラフィックへの応答を止め、すなわち、ｇｌＫ９図に
関連して上述されたアドレス肯定応答とデータ肯定応答
を送信することを中止する。これは、バスインターフェ
ース５６によってバスフォールトとして検出され、後述
されるように割り込みを生じ、可能ならば自己訂正作用
がなされる。 くエラーリカバリ〉 上記バス２１１２２．２３を介しての転送のだめのメモ
リモジュール１４と１５による応答を評価するために、
ＣＰＵ１１％ １２．１３によって用いられるシーケン
スは、次に説明される。このシーケンスは、バスインタ
ーフェースユニット５６におけるステートマシンによっ
て定義されかつＣＰＴＪによって実行されるコードにお
いて定義される。 第１の場合、リード転送において、データの誤りがプラ
イマリのメモリからのライン３３にスティタスビットに
示されないと仮定する。ここで、メモリ参照によって始
められるストールは、各マイクロプロセッサ４０で命令
実行を続けることを可能にするために、制御バス５５と
４３を介してレディ信号を主張することにより終了する
。しかし、肯定応答がライン１１２において他の（プラ
イマリでない）メモリモジュールから受信されるまで（
または時間切れになるまで）、開始されない。もしいず
れかのスティタスフィールド（ライン３３−１または３
３−２）においてエラーが検出されたなら、又はもしプ
ライマリでないメモリが時間切れになったならば、割り
込みはポスト（ｐｏｓｔ）される。 第２の場合、リード転送において、データエラーがプラ
イマリメモリからスティタスライン３３に指示されたこ
と、あるいは、プライマリメモリから応答が受信されな
かったことが仮定される。 ＣＰＵは、他方のメモリから肯定応答を待ち、もし他の
メモリからのスティタスビットにデータエラーが見いだ
されないならば、バスインターフェース５６の回路が所
有権（プライマリのメモリスティタス）の変化を起こさ
せ、従って、データが新しいプライマリから正しくリー
ドされたか否かを確認するために、リトライが設定され
る。もし良好なスティタスが新しいプライマリから受信
されたなら、次にストールは前のように終了して、割り
込みはシステムを更新するために（１個のメモリを悪い
と気付き、異なったメモリをプライマリとし）ポストさ
れる。しかしながら、もしデータエラー又は時間切れが
新しいプライマリからリードをするという試みから生じ
たなら、次に割り込みが制御バス５５と４３を介してプ
ロセッサ４０に主張される。 ライトバッファ５０がバイパスされたライト転送におい
て、第１の場合では、どちらのメモリからもスティタス
ビットにエラーが示されない。ストールは終了され命令
の続行が許可される。再び、もしエラーがどちらかのス
ティタスフィールドに検出されたならば割り込みがボス
トされる。 ライトバッファ５０がバイパスされたライン転送におい
て、第２の場合では、データエラーがプライマリメモリ
からスティタスに指示されるか、または、応答が、プラ
イマリメモリから受け取られない。各ＣＰＵのインター
フェースコントローラは、他のメモリモジュールからの
肯定応答を待つ。そして、もしデータエラーが他のメモ
リからのステータスに見いだされないならば、所有権の
変化が強制され、割り込みがボストされる。しかし、も
しデータエラー又は時間切れが他方の（新しいプライマ
リの）メモリモジュールのために起こるならば、次に割
り込みがプロセッサ４０に対して主張される。 ライトバッファ５０がイネーブルされたライト転送にお
いて、ＣＰＵチップはライト動作によってストールされ
ず、第１の場合は、どちらのメモリモジュールからもス
ティタスにエラーが指示されない。転送は終えられて、
他のバス転送が開始される。 ライトバッファ５０をイネーブルとしたライト転送にお
いて、第２の場合、データエラーは主メモリからのステ
ィタスに示されるか、又は、応答が主メモリから受信さ
れない。メカニズムは、他のメモリからの肯定応答を待
つ。そして、もし他のメモリからのスティタスにデータ
エラーが見い出されないならば、次に所有権の変化が強
行され、割り込みはポストされる。しかし、もしデータ
エラー又は時間切れが他のメモリにおいて生じるならば
、次に割り込みがボストされる。 メモリモジュールＩ４又は１５は、いま説明しｊ；メカ
ニズムによって一旦決定されると、フォールト条件がオ
ペレータに対し信号として示されるが、システムは動作
を続けることができる。オペレータは、おそらく故障の
モジュールを含むメモリボードを交換することを希望す
るだろう。これは、システムが起動され動作している間
に行うことができる。次に、システムは、停止せずに新
しいメモリボードを再統合できる。このメカニズムは、
ソフトのエラーによってライトを実行できないがテスト
で良好なとされ物理的に交換する必要がないメモリモジ
ュールを再生するためにも役立つ。タスクは、データが
他方のメモリモジュールと同じである状態にそのメモリ
モジュールを戻すことである。この再生モードは、２ス
テツプのプロセスである。まず、メモリがイニシャライ
ズされておらず、パリティエラーを含むかも知れないこ
とを仮定する。そこで良好なパリティの良好なデータが
、すべてのロケーションに書き込まなけれ、ばならない
。これは、この点ですべてゼロである。しかし、すべて
のライト動作が２個のメモリで実行されるので、この第
１ステツプが達成サレる方法は、良好なメモリモジュー
ルのロケーションをリードし、次にこのデータを両メモ
リモジュール１４と１５の同じロケーションにライトす
ることである。これは、通常の動作が進行中に、実行中
のタスクに挿入されて行われる。Ｉ１０バス２４又は２
５から生じるライトは、第１ステツプでのこの再生ルー
チンにおいて無視される。こうしてすべてのロケ−シラ
ンにライトされた後は、次のステップは、Ｉ１０アクセ
スもまたライトされることを除いて第１ステツプと同じ
である。すなわち、Ｉ１０バス２４又は２５からのＩ１
０ライトは、実行するタスクにおいて通常のトラフィッ
クにおいて発生するときに、良好なメモリのすべてのロ
ケーションをリードしこの同じデータを両メモリモジュ
ールの同じロケーションにライトすることを挿入して実
行される。この第２ステツプでモジュールがゼロから最
大アドレスまでアドレス指定されたときに、両メモリは
同一になる。この第２の再生ステップの間に、ＣＰＵと
Ｉ１０プロセッサの両方が、エラーなしに全ての動作を
行うようにメモリモジュールが再生されることを期待す
る。Ｉ１０プロセッサ２６．２７は、データリード転送
の間に再生されるメモリモジュールによって示されるデ
ータを使用しない。再生プロセスが完了した後で、再生
されたメモリは、（必要ならば）プライマリと指定でき
る。 同様な再プロセスがＣＰＵモジュールに対しても備えら
れる。１個のＣＰＵが（メモリポート回路１００による
場合等のように）故障と検出されるとき、他の２個のＣ
ＰＵは動作を続けるが、悪いＣＰＵボードは、システム
を停止せずに交換できる。新しいＣＰＵボードがオンボ
ードＲＯＭ６３から起動自己テストルーチンを実行する
とき、他のＣＰＵにこのことを示す信号を出力して、再
生ルーチンが実行される。まず、２個の良好なＣＰＵが
その状態をグローバルメモリにコピーし、次に全３個の
ＣＰＵが「ソフトリセット」を実行する。ここで、ＣＰ
ＵはＲＯＭ内のイニシャライズルーチンから実行をリセ
ットし開始する。そうして、全ＣＰＵは、命令ストリー
ムの正確に同じ点に来て、同期化され、次Ｉこ、保存さ
れていた状態が全３個のＣＰＵにコピーして戻され、前
に実行されていたタスクが続行される。 上述したように、各メモリモジュール内のポート回路１
００は、全３個のＣＰＵが同一のメモリ参照をしている
か否かを決定する。もしそうならば、メモリ動作は、完
了まで進むことを許可される。もしそうでなければ、Ｃ
ＰＵ故障モードに入る。ボート回路１００によって検出
されるように、異なったメモリ参照を送信するＣＰＵは
、バス３３−１及び／又は３３−２で戻されるスティタ
スで同定される。割り込みはポストされ、ソフトウェア
は引き続いて故障ＣＰＵをオフラインとする。 このオフラインスティタスは、スティタスバス３２に反
映される。故障が検出されているメモリ参照は、３つか
ら２つを選択するポートに基づき完了することを許可さ
れる。つぎに、悪いＣＰＵボードが交換されるまで、ボ
ート回路１００は、メモリ参照の進行を許可する前に、
２個の良好なＣＰＵからの２個の同一のメモリ要求を必
要とする。 システムは、通常は、１個の（２個でなく） ｃｐＵオ
フラインで動作を続けるように構成されている。しかし
、１個の良好なＣＰＵだけで動作することが希望される
ならば、別の方法が利用できる。 ＣＰＵは、もし異なったデータがメモリ要求で検出され
るならばボート回路１００によって、又は時間切れによ
って、故障とポートされる。もし２個のＣＰＵが同一の
メモリ要求を送信するが、第３のＣＰＵがあらかじめ選
択された時間切れ期間にどんな信号も送信しないならば
、ＣＰＵは故障と仮定され、前のようにオフラインとさ
れる。 システムのＩ１０装置は故障の場合にソフトウェア再統
合のためのメカニズムを備える。すなわち、ＣＰＵとメ
モリモジュールコアは、いま説明したように、故障に対
して保護されたハードウェアである。しかし、システム
の１１０部分は故障に対して保護されたソフトウェアで
ある。１ｍのＩ１０プロセッサ２６または２７が誤ると
、上述したようにソフトウェアによってＩ１０プロセッ
サに限定されたコントローラ３０は、ソフトウェアによ
って他方のＩ１０プロセッサヘスイッチされる。オペレ
ーティングシステムは、同じコントローラに対する新し
いアドレスを用いてＩ１０ページテーブルのアドレスを
書き直し、その後は、コントローラは他方のＩ１０コン
トローラ２６又は２７に限定される。エラーすなわち故
障は、バスインターフェース５６でバスサイクルを終え
るバスエラーによって検出でき、例外の原因を決定する
例外処理ルーチンを通して核内に急送される例外を発生
し、次に、Ｉ１０テーブルのアドレスを書き換えること
により）全コントローラ３０を、誤ったＩ１０プロセッ
サ２６又は２７から他方へ動かす。 バスインターフェース５６はいま説明したようにバスエ
ラーを検出すると、故障は、再統合スキームが使用され
る前に分離されねばならない。１個のＩ１０プロセッサ
２６または２７へ、あるいは１個のバス２８の１個のＩ
１０コントローラ３０へ（すなわち１個のＩ１０素子に
おける１個の制御レジスタ又はスティタスレジスタ、又
はデータレジスタへ）のいずれかにＣＰＵがライト動作
を行うとき、これは、メモリモジュールにおけるバイパ
ス動作であり、両メモリモジュールは動作を実行して、
２個のＩ１０バス２４と２５にそれを通過させる。２個
のＩ１０プロセッサ２６と２７は、ともにバス２４と２
５をモニタし、パリティをチエツクし、コントローラ１
２６を介して適正なシンタックスでコマンドをチエツク
する。例えば、もしＣＰＵがＩ１０プロセッサ２６また
は２７内のレジスタにライトを実行するならば、もしど
ちらかのメモリモジュールが正当なアドレス、正当なコ
マンド及び正当なデータを示すならば（パリティエラー
がないことと適正なプロトコルによって証明されるよう
に）、アドレス指定された■１０プロセッサは、アドレ
ス指定されたロケーシ町ンにデータをライトし、ライト
動作が成功して完了したという肯定応答指示でメモリモ
ジュールに応答する。両メモリモジュール１４と１５は
、Ｉ１０プロセッサ２６又は２７からの応答（第９図の
アドレスとデータの肯定応答信号）をモニタしていて、
両メモリモジュールは、ライン３３−１と３３−２の動
作スティタスでＣＰＵに応答する。 （もしこれがリードであるならば、プライマリのメモリ
モジュールのみがデータを戻すが、しかし両方がスティ
タスを戻す。）ＣＰＵは、両方がライトを正しく実行し
たか、１個だけであったか、無しであったかを決定でき
る。もし１個だけが良好なスティタスを戻し、それがプ
ライマリならば、所有権を変える必要は無い。しかしも
しバックアップが良好に戻され、プライマリが悪く戻さ
れるならば、所有権の変更が強行され、正しく実行した
ものをプライマリにする。どちらの場合も、割り込みが
故障を報告するために入れられる。この点で、ＣＰＵは
、悪いのがメモリモジュールであるか、メモリモジュー
ルの下流側の何かであるかを知らない。それで、同様な
ライトがＩ１０プロセッサに対して試みられる。しかし
、これが成功するならば、メモリモジュールが悪いこと
を必ずしも証明する必要が無い。なぜなら、初めにアド
レス指定されたＩ１０プロセッサが例えばバス２４また
は２５のラインに接続され、パリティエラーを起こした
からである。それで、システムは、選択的に、Ｉ１０プ
ロセッサのシャットオフと操作のりトライを行い、両メ
モリモジュールが同じＩ１０プロセッサにライト動作を
正しく実行できるかを見る。もしそうならば、システム
は、交換され再統合されるまで悪いＩ１０プロセッサを
オフラインにして動作を実行できる。しかし、もしリト
ライが１個のメモリから悪いスティタスをなお与えるな
らば、メモリをオフラインにでき、あるいは、他の要素
において故障がメモリにあるか無いかを確実にするため
に故障分離ステップがさらに採られる。これは、全コン
トローラ３０を１個の１１０プロセツサ２６又は２７に
切り換えてオフのＩ１０プロセッサにリセットコマンド
を送り、生きている両メモリモジュールでオンラインの
Ｉ１０プロセッサとのりトライの通信を出力することを
含む。そして、もしリセットＩ１０プロセッサがバス２
４又は２５を悪化させているならば、そのバスドライバ
は、リセットによって切られ、そうして、もしオンライ
ンＩ１０プロセッサへの通信のりトライが（ｒｉ６バス
２４と２５を介して）良好なスティタスを返すならば、
リセットＩ１０プロセッサが故障であることが分かる。 とにかく、各バスエラーに対して、あるタイプの故障分
離シーケンスが実行され、どのシステム部品がオフライ
ンにしなければならないかを決定する。 〈同期〉 図示される実施例において使用されるプロセッサ４０は
、第４図ａＳＳ図を参照して上に説明したように、重な
った命令実行を行うパイプラインアーキテクチャである
。この実施例において使用される同期技法は、サイクル
計数、すなわち、命令が実行される毎に第２図のカウン
タ７１とカウンタ７３をインクリメントすることによる
ので（米国出願第１１８，５０３号に一般的に開示され
ているように）、何がプロセッサ４０における命令の実
行であるかを定義しなければならない。まっすぐな定義
は、パイプラインが進むごとに命令が実行されることで
ある。コントロールバス４３の１本のコントロールライ
ンは、パイプラインがストールされることを示す信号ラ
ン＃である。ラン＃が高レベルであるときは、パイプラ
インはストールされ、ラン＃が低レベル（論理０）であ
るときは、パイプラインは各マシンサイクル毎に進む。 このラン＃信号は、数値プロセッサ４６においてプロセ
ッサ４０のパイプラインをモニタするために用いられ、
そうして、このプロセッサ４６は、関連するプロセッサ
４０とともにロックステップでランすることができる。 コントロールバス４３でのこのラン＃信号は、クロック
１７とともにランサイクルを計数するためにカウンタ７
１と７３によって用いられる。 好ましい実施例において、カウンタレジスタ７１のサイ
ズは、４０９６すなわち２１！に選ばれる。 これが選択された理由は、クロック１７に使用される結
晶発振子の許容範囲が、平均して約４にランサイクルに
おけるドリフトがプロセッサチップ４０によってランさ
れるサイクル数において１個のスキューすなわち差を生
じるようなものだからである。この差は、以下に説明さ
れるように割り込み同期の正しい動作を正当に許容する
ようなものである。１つの同期メカニズムは、カウンタ
７１がオーバー７０−するときはいつでもＣＰＵに同期
を起こさせるように作用を強いることである。 １つのそのような作用は、カウンタ７１からのオーバー
フロー信号０ＶＦＬに対応してキャシュミスを強いるこ
とである。これは、次の■キャシュのためのコントロー
ルバス４３の誤ったミス信号（例えばセットされないタ
ダバリッドビット（ＴａｇＶａｌｉｄ ｂｉｔ）を単に
発生することによって行うことができ、こうしてキャシ
ュミス例外ルーチンをエンターさせ、その結果生じたメ
モリ参照は、任意のメモリ参照が行われるように同期を
確立させる。カウンタ７１のオーバーフローに対して同
期させる他の方法は、プロセッサ４０にストールをさせ
ることである。これは第２図の論理回路７１ａを介して
コントロールバス４３にＣＰビジー（コプロセッサビジ
ー）信号を発生するオーバーフロー信号０ＶＦＬを用い
て行うことができる。 このＣＰビジー信号はＣＰビジーが主張されなくなるま
で、常にプロセッサ４０にストールをエンターすること
になる。全３個のプロセッサは、同じコードを実行して
いてそのカウンタ７１に同じサイクルを計数するので、
このストールをエンターする。しかし、ＣＰＵがストー
ルをエンターする実際の時間は変化する。論理回路７１
ａは、入力Ｒ＃を介して他の２個のプロセッサのバス４
３からラン＃を受信し、そうして全３個がストールした
ときに、ＣＰビジー信号がリリースされ、プロセッサは
、再び同期してストールから出る。 こうして、２つの同期技法が説明された。第２の技法で
は、同期はメモリモジュールの回路１００におけるメモ
リ参照から生じ、第２の技法では、いま説明したように
、カウンタ７１のオーバーフローによって生じる。さら
に、以下に説明されるように、割り込みが同期化される
。しかし、注意するべき重要なことは、プロセッサ４０
は、基本的にはそれ自身のクロックで自由にランしてい
て、同期イベントが発生する場合を除いて、実質的に相
互に結合されていない。マイクロプロセッサが第４図と
第５図に示されたように使用される事実は、単独のクロ
ックを用いてのロックステップ同期をより困難にしてい
て、性能を低下させている。 また、ライトバッファ５０の使用は、プロセッサを結合
しないように役立ち、ましてプロセッサの密接な結合に
有効ではないであろう。同様に、命令キャシュとデータ
キャシュ及びＴＬＢ８３を用いた仮想メモリ管理からな
る高性能は、密接な結合が使用されたならばさらに困難
になり、性能は悪影響を受けるだろう。 割り込み同期技法は、リアルタイムといわゆる「仮想タ
イム」を区別しなければならない。リアルタイムは、外
部の実際の時間、壁の時計の時間であり、秒単位で測定
され、又はり室上例えば６Ｑｎｓｅｃの分割であるマシ
ンサイクルで測定される。もちろん、クロック発生器１
７はそれぞれリアルタイムでクロックパルスを発生する
。仮想タイムは、各プロセッサチップ４０の内部サイク
ル計数タイムであり、各のサイクルカウンタ７１と７３
で測定される。すなわち、プロセッサチップによって実
行される命令の命令数であり、ある任意の開始点からの
命令において測定される。第１０図を参照して、リアル
タイム（ｔｏからｔｌｍとして示される）と仮想タイム
（命令数（カウントレジスタ７３のモジューロ１６計数
）！。からＩＩＢとして示される）との間の関係が図示
される。 第１０図の各行は、１個のＣＰＵ−Ａ、−Ｂ又は−Ｃの
サイクル計数であり、各列は、リアルタイムでの「点」
である。ＣＰＵに対するクロックは、位相がずれ易い。 そこで、実際の時間の相関は、第１０ａ図に示されるよ
うなものであり、ここで、命令数（列）は完全には並ん
でおらず、すなわち、サイクル計数は、並べられたリア
ルタイムマシンサイクルの境界で変化しない。しかし、
ｆｌｌＯ図の図示は、説明の目的には十分である。第１
０図において、リアルタイムｔ、でＣＰＵ−Ａは第３の
命令にあり、ＣＰ Ｕ−Ｂは計数９にあり９番目の命令
を実行していて、ＣＰ Ｕ−Ｃは４番目の命令にある。 リアルタイムも仮想タイムも進むことが可能なだけであ
ることに注意する。 ＣＰＵのプロセッサチップ４０は、リソースが利用出来
ないある条件の下でストールする。例えば、ロードまた
は命令７エツチの間のＤキャシュ４５または■キャシュ
４４のミス、ライトバッファ５０がストア動作の間に一
杯であるという信号、コプロセッサ４６がビジーである
（コプロセッサが、データ依存性又は制限された処理リ
ソースにより取り扱えない命令を受信した）というコン
トロールバス４３を介しての「ＣＰビジーＪ信号、また
はマルチグライア／デバイダ７９がビジーである（内部
のマルチグライア／デバイダ回路が、プロセッサが結果
レジスタをアクセスしようとしたときに動作を完了して
いなかった）ことである。 もちろん、キャシュ４４と４５は、プロセッサ４０によ
る介在なしに状態を変化しない「パッシブリソース」で
ある。しかし、残りのものは、プロセッサがなんら作用
しなくても状態を変化出来るアクティブリソースである
。例えば、ライトバッファ５０は、（プロセッサが他の
ストア動作を行わない限り）プロセッサによる作用なし
にフルからエンプティに変化する。そこでストールに、
パッシブリソースのストールとアクティブリソースのス
トールの２つのタイプがある。アクティブリソースのス
トールは、インターロックストールと呼ばれる。 ＣＰＵ−Ａ、−Ｂ、−Ｃで実行されるコードストリーム
が同一であるので、３個のｃＰＵのキャシュ４４と４５
のようなパッシブリソースの状態は、仮想タイムの総て
の点で必然的に同じである。もしストールがパッシブリ
ソース（例えばデータキャシュ４５）での衝突の結果で
あれば、全３個のプロセッサはストールを行い、ただ１
つの変数は、ストールの長さである。第１１図を参照し
て、キャシュミスが■、で発生し、このミスの結果のグ
ローバルメモリ１４又は１５へのアクセスが８クロツク
（実際には８クロツク以上であってもよい）の時間がか
かったと仮定する。この場合、ＣＰＵ−Ｃは、ｔｌでグ
ローバルメモリ１４又は１５へのアクセスを開始し、グ
ローバルメモリのコントローラ１１７は、第１のプロセ
ッサＣＰＵ−Ｃがメモリアクセスの開始を信号するとき
にメモリアクセスを開始する。コントローラ１１７は、
ｃＰＵ−Ｂとｃ ｐ ｕ−ｃがそれぞれメモリアクセス
に必要な８クロツクより少なくストールするけれども、
アクセス８クロツク遅れてｔ、で完了する。その結果、
全ＣＰＵは、リアルタイムでも仮想タイムでも同期され
る。この例は、また、ＤＲＡＭＩＯ４へのアクセスの重
複と回路１００でのボーティングとの利点を示す。 インターロックストールは、パッシブリソースストール
から異なった状況を示す。１個のＣＰＵは、他のＣＰＵ
が全くストールをしないときにインターロックストール
をすることが出来る。第１２図を参照して、ライトバッ
ファ５０によって起こされるインターロックストールが
図示される。 ＣＰＵ−Ａ、！−ＣＰＵ−Ｂのサイクル計数が示され、
ＣＰＵ−ＡとＣＰ Ｕ−Ｂのライトバッファ５０からの
フル（ｆｕｌｌ） ７ラグＡ。とＢｗｂが、サイクル計
数の下に示される（ハイレベルすなわち論理ｌはフルを
意味し、ローレベルすなわち論理０はエンプティを意味
する）。ＣＰＵはストア動作が実行される毎に、フルフ
ラグの状態をチエツクする。 もしフルフラグがセットされるならば、ＣＰＵは、フル
フラグがクリアされストア動作を完了するまでストール
する。ライトバッファ５０は、もしストア動作がバッフ
ァを満たすならば、フルフラグをセットし、ストア動作
がバッファから１ワードを流出して次のＣＰＵストア動
作のための位置をフリーにするときはいつでもフルフラ
グをクリアする。時間ｔ、で、ＣＰＵ−Ｂは、３クロッ
クＣＰＵ−Ａの先にあり、ライトバッファは共にフルで
ある。ライトバッファがグローバルメモリにライト動作
を行っていると仮定すると、このライトが
は、フォールトトレラント（ｆａｕｌＬ−ｔｏｌｅｒａ
ｎｔ）多重プロセッサシステムにおける■１０（すなわ
ち入力／出力）プロセッサ制御に関する。 （従来の技術と発明が解決しようとする課題）高信頼性
のデジタル処理、冗長性を用いた様々なコンピュータア
ーキテクチャにおいて達成される。例えば、ＴＭＲ（３
重・モジュラ・冗長性）システムは、同じ命令のストリ
ーム（流れ）を実行す企３個のＣＰＵを、機能を重複す
る３個の分離した主メモリユニットと分離したＩ１０装
置と共に使用できる。そのため、もし各タイプの要素の
中の１つが誤りをしても、システムは動作し続ける。他
のフォールトトレラントタイプのシステムが、カッラマ
ン等に対して発行されタンデム・コンピューターズ・イ
ンコーホレイテッドに対して譲渡された「多重プロセッ
サシステム」と題する米国特許第４．２２８．４９６号
に示される。 様々な方法が、冗長性システムにおいて装置を同期させ
るために使用されて来た。例えば、「多重プロセッサを
同期させるための方法と装置」と題するアール・ダブリ
ユウ・ホーストにより１９８７年１１月９日に出願され
、同様にタンデム・コンピューターズ・インコーホレイ
テッドに譲渡された米国特許出願第１１８，５０３号に
おいて、「緩い」同期法が開示されているが、これは、
「フォールトトレラント計算のための中央処理装置」と
題されストラス・コンピュータ・インコーホレイテッド
に譲渡された米国特許第４．４５３．２１５号において
示されているような単独のクロックを用いたロック・ス
テップ同期を使用した他のシステムと対照的である。「
同期ボーティング（ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ
ｖｏｔｉｎｇ） Ｊと呼ばれる技法がデビス（Ｄａｖｉ
ｅｓ）及びウェイカリ（ｌｆａｋａｒｌｙ）著［冗長性
システムにおける同期とマツチングＪ （ＩＥＥＥ）
ランザクションズ・オン・コンピュータ（ＩＥＥＥ Ｔ
ｒａｎｓａｃｔｉｏｎｓ ｏｎ ｃｏｍｐｕｔｅｒ）
、 １９７８年６月号５３１−５３９ページ）に開示さ
れている。 冗長性のフォールトトレラントシステムにおける割り込
み同期の方法が、ヨンディ（Ｙｏｎｄｅａ）ほか著［緩
く同期したＴＭＲシステムのための割り込み取り扱いの
実行」 （フォールトトレラント計算についての第１５
回年次シンポジウムのクロシーディング（１９８５年６
月’り２４６−２５１ページ）に開示されている。「フ
ォールトトレラントリアルタイムクロック」と題する米
国特許第４゜６４４．４９８号は、ＴＭＲコンピュータ
システムにおける使用のための３重モジュラ冗長性クロ
ック構成を開示している。「多重に冗長なコンピュータ
のフレーム同期」と題する米国特許第４，７３３．３５
３号は、同期フレームを実行することにより周期的に同
期される別々のクロックで動作するＣＰＵを用いる同期
法を開示している。 ２５ＭＨ２で動作するインテル８０３８６やモトローラ
６８０３０のような高性能マイクロプロセッサ装置が、
高速クロックと大きな能力を備えて使用できるようにな
った。また、メモリ、ディスクドライブなどのコンピュ
ータシステムの他の要素もこれに対応してより安価にか
つより大きな能力を備えるようになった。このため、高
信頼性のプロセッサが同じ傾向に追随することが要求さ
れている。さらに、コンピュータ産業におけるいくつか
のオペレーティングシステムでの標準化は、アプリケー
ションソフトウェアの利用性を大きく拡大した。そのた
め、同様な要求が高信頼性システムの分野でもなされ、
すなわち、標準的オペレーティングシステムを利用でき
る必要がある。 したがって、この発明の主な目的は、特にフォールトト
レラントタイプの改良された高信頼性コンピユータシス
テムを提供することである。この発明の他の目的は、改
良された冗長性でフォールトトレラントタイプのコンピ
ュータシステムであって、高性能と低コストが両立する
ものを提供することである。特に、改良されたシステム
が、高度に冗長なシステムにおいて通常生じる実行負荷
を避けることが好ましい。この発明の別の目的は、速度
とソフトウェアの両立性とともに信頼性について測定さ
れる場合に、性能が改良されている一方、コストも他の
より低い性能のコンピュータシステムと同じぐらいであ
る高信頼性コンピユータシステムを提供することである
。この発明のさらに他の目的は、デマンドページングを
用いた仮想メモリ管理を使用し、保護された（上位から
の監視、すなわち「核（カーネル： ｋｅｒｎｅｌ）
Ｊ ）モードを備えたオペレーティングシステムを実行
できる高信頼性コンピユータシステムを提供することで
ある。とくに、オペレーティングシステムは、多重プロ
セスの実行が、すべて高レベルの性能で可能でなければ
ならない。この発明のさらに別の目的は、故障システム
部品を検出できオフラインでそれらを交換でき、システ
ムをダウンさせることなく補修されたシステム部品を再
統合できる高信頼性冗長性コンピュータシステムを提供
することである。 （課題を解決するための手段、作用及び発明の効果） この発明の一実施例によれば、コンピュータシステムは
、典型的には同じ命令ストリームを実行する３個の同一
のＣＰＵを使用し、同じデータの複製を格納する２（！
ｌの同一の自己診断メモリモジュールを備える。したが
って、古典的ＴＭＲシステムにおけるような３個のＣＰ
Ｕと３個のメモリよりはむしろ、３個のＣＰＵと２個の
メモリの構成か使用される。３個のＣＰＵによるメモリ
参照（ａ＋ｅｍｏｒｙ ｒｅｆｅｒｅｎｃｅ）は、２個
のメモリの各の３個の別のボートに接続された３個のバ
スにより行われる。フォールトトレラント動作の実行負
荷を全ＣＰＵ自身に課することを避けるため、また、フ
ォールトトレラントクロツタ動作の費用、複雑さ及びタ
イミングの問題を課することを避けるため、３個のＣＰ
Ｕはそれぞれ、それ自身のために独立したクロックを別
々に備えるが、メモリ参照のようなイベント（ｅｖｅｎ
ｔ）を検出することにより、すべてのＣＰＵが、同時に
機能を実行するまで他のＣＰＵの前にある任意のＣＰＵ
をストールすることにより、緩く同期されている。割り
込みもまた、全ＣＰＵＩこ同期され、全ＣＰＵが命令ス
トリームの同じ点で割り込みを実行することを保証する
。別々のＣＰＵ−メモリ・バスを介しての３個の非同期
のメモリ参照は、メモリ要求のときに各メモリモジュー
ルの３個の別々のポートでポートされるが、リードデー
タは、全ＣＰＵに戻されたときにポートされない。 ２個のメモリは、共に、全ＣＰＵまたは全ｌ１０（すな
わち入力／出力）バスから受け取ったすべてのライト要
求を実行するので、両メモリは、最新に保たれる。しか
し、ただ１個のメモリモジュールは、リード要求に対応
して全ＣＰＵまたはＩ１０バスに戻る。リードデータを
作る１個のメモリモジュールが「プライマリ」（「主」
）と呼ばれ、他方はバックアップである。従って、入っ
て来るデータは、ただ１つのソースからであり、ポート
されない。２個のメモリモジュールへのメモリ要求は、
ポート続行中は実行されるが、従って、リードデータは
、最後のＣＰＵが要求を行った後で少し遅れて全ＣＰＵ
に対し利用できる。これらのメモリモジュールのために
使用されるＤＲＡＭが単にリード動作を行いリフレッシ
ュするためにライトサイクルの大部分を使用するので、
ライトサイクルでさえも実質的に重複し得る。そこで、
ライトサイクルの最後の部分のためにストローブされな
いならば、リード動作は非破壊的でない。 従って、ライトサイクルは、最初のＣＰＵが要求をする
と直ちに開始されるが、最後の要求が受信され、良好で
あるとポートされるまで完了しない。 ポートされないリードデータの戻りと重なったアクセス
の特徴は、高性能の７オ一ルトトレラント動作を、最小
の複雑さと費用で可能にする。 １１０機能は、２つの同一のＩ１０バス（各バスはただ
１個のメモリモジュールと別々に接続される）を用いて
実行される。多数のＩ１０プロセッサが２つのＩ１０バ
スに接続され、Ｉ１０装置は、複数の対のＩ１０プロセ
ッサに接続されるが、ただ１個のＩ１０プロセッサによ
ってアクセスされる。１個のメモリモジュールがプライ
マリとして表されるので、このモジュールのだめのただ
１個のＩ１０バスが、全１１０プロセツサを制御する。 そして、メモリモジュールとＩｌｏとの間のトラフィッ
クは、ポート（ｖｏｔｅ）されない。全ＣＰＵは全Ｉ１
０プロセッサをメモリモジュールを介してアクセスでき
る。（ここで、各アクセスは、まさにメモリアクセスが
ポートされるようにポートされるａ）しかし、全Ｉ１０
プロセッサは、全メモリモジュールをアクセスできるだ
けであり、全ＣＰＵをアクセスできない。全１１０プロ
セツサは、全ＣＰＵに割り込みを送ることができるだけ
であり、この割り込みは、全ＣＰｔＪに示される前にメ
モリモジュール内に集められる。こうして、Ｉ１０装置
アクセスのための同期オーバヘッドは、全ＣＰＵにとっ
て重荷にならず、フォールトトレラント性が備えられる
。もしｌ＃のＩ１０プロセッサが誤ったならば、その対
の他方のＩ１０プロセッサが、オペレーティングシステ
ムにより維持されるＩ１０ページテーブル内のＩ１０装
置に対して用いられるアドレスを単に変えるだけで、こ
のＩ１０プロセッサのためのＩ１０装置の制御を代わっ
て行うことができる。このように、■１０装置のフォー
ルトトレラント性と再統合は、システムシャットダウン
なしに、そしてさらに、これらのＩ１０バスにおけるボ
ーティングに伴うハードウェア費用と実行ペナルティな
しに可能である。 説明された実施例において使用されるメモリシステムは
、複数のレベルで階層的である。各ＣＰＵは、それ自身
のキャシュ（ｃａｃｈｅ）を備え、本質的にＣＰＵのク
ロック速度で動作する。そこで、各ＣＰＵは、他のＣＰ
Ｕによりアクセスできないローカルメモリを備え、仮想
メモリ管理は、オペレーティングシステムの核と現在の
タスクのページを全３個のＣＰＵのためのローカルメモ
リの中にあることを許可し、課されたボーティングまた
は同期のようなフォールトトレラント性のオーバヘッド
なしに高速でアクセス可能にする。次に、グローバルメ
モリとして呼ばれるメモリモジュールレベルがあり、こ
こで、ボーティングと同期化が行われ、アクセスタイム
の負荷が導入される。 しかし、グローバルメモリの速度は、ディスクアクセス
よりもずっと速い。従って、このレベルは、デマンドペ
ージングの第ルベルのためにディスクを使用するためよ
りはむしろ、最速のエリアに最も使用されるデータを保
つためのローカルメモリとの、ページのスワツピングの
ために使用される。 この発明の開示された実施例の１つの特徴は、システム
をシャットダウンすることなしにＣＰＵモジュールやメ
モリモジュールのような故障部品を交換する能力である
。こうして、このシステムは、部品が故障し、取り換え
ねばならない場合でさえも、連続的な使用ができる。さ
らに、高レベルのフォールトトレラント性がより少ない
部品で達成できる。例えば、フォールトトレラントなり
ロック動作が必要でなく、３個でなく２個のメモリモジ
ュールだけが必要であり、ボーティング回路が最小にで
きる。このことは、故障する部品が少なく、信頼性が増
大したことを意味する。すなわち、部品がより少ないの
で、故障がより少なく、故障があるとき、システムをラ
ンさせたまま、その部品が分離され、システムシャット
ダウンなしに取り換えできる。 このシステムのＣＰＵは、好ましくは、ＵＮＩＸ（登録
商標）のようなオペレーティングシステムが使用可能な
市販の高性能マイクロプロセッサチップを使用する。シ
ステムをフォールトトレラントにする部分は、オペレー
ティングシステムに対して透明であるか、またはオペレ
ーティングシステムに対して容易に適合できる。従って
、高性能なフォールトトレラントシステムは、−時的に
広く使用されるマルチタスクのオペレーティングシステ
ムとアプリケーションソフトウェアとの同等性を可能に
して提供される。 （以下余白） （実施例） 以下、添付の図面を参照して本発明の詳細な説明する。 第１図を参照して、本発明の特徴を用いたコンピュータ
システムは、一実施例において、論理プロセッサとして
動作する３個の同一のプロセッサ１１１２及び１３（以
下、それぞれＣＰＵ−Ａ。 ＣＰＵ−Ｂ及びＣＰＵ−Ｃという。）を備え、これら３
個は、典型的には同じ命令ストリームを実行する。３個
のプロセッサが同じ命令ストリームを実行しない唯一の
時間は、システム起動自己テスト、診断などの動作であ
る。３個のプロセッサは、２個のメモリモジュール１４
と１５（メモリ＃１１メモリ＃２と呼ばれる）と接続さ
れ、各メモリは、同じアドレス空間に同一のデータを格
納する。好ましい実施例においては、各プロセッサｔｉ
、ｉ２及び１３は、その固有のローカルメモリ１６を含
み、このメモリを含むプロセッサによってのみアクセス
可能である。 各プロセッサ１１，１２及び１３は、各メモリモジュー
ル１４と１５と同様に、それ自身の固有の別々のクロッ
ク発振器１７を備える。この実施例において、全プロセ
ッサは、「ロックステップ」でランされず、その代わり
、上述の米国出願第１１８．５０３号で明らかにされた
ような方法により、すなわち、これらのＣＰＵを同期化
させる外部メモリ参照のようなイベントを使用して、緩
く同期される。外部の割り込みは、各プロセッサから他
の２個のプロセッサへ割り込み要求とスティタスを結合
するための１組のバスを使用する技法によって、３個の
ＣＰＵの間で同期化される。各プロセッサＣＰＬＪ−Ａ
％ＣＰＵ−Ｂ及びＣＰＵ−Ｃは、それ自身と他の２例と
の３個の割り込み要求に対して応答的であり、命令スト
リームの同じ点においてこれらのＣＰＵに割り込み要求
を示す。 メモリモジュール１４と１５は、メモリ参照をポートし
、全３個のＣＰＵが同じ要求（故障に対する準備ととも
に）を行ったときにのみ、メモリ参照が進むことを許可
する。このように、これらのプロセッサは、外部のイベ
ント（メモリ参照）の時に同期化され、その結果、プロ
セッサは、典型的には、同じ命令ストリームを、同じシ
ーケンスで、ただし必ずしも同期イベントの間の時間に
おける平行した時間サイクルの間ではないが、実行する
。さらに、外部の割り込みは、同期化されて、各ＣＰＵ
の命令ストリームにおける同一の点で実行される。 ＣＰ Ｕ−Ａプロセッサ１１は、バス２１を介して、メ
モリ＃ｌモジュール１４とメモリ＃２モジュール１５に
接続される。同様に、ＣＰＵ−Ｂプロセッｆ１２は、バ
ス２２を介して、メモリ＃１モジュール１４とメモリ＃
２モジュール１５に接続される。そして、ＣＰＵ−Ｃプ
ロセッサ１３は、バス２３を介して、メモリモジュール
１４．１５に接続される。これらのバス２１．２２．２
３は、３２ビット多重アドレス／データバス、コマンド
バス、及びアドレスとデータのストローブのための制御
ラインを含む。これらのＣＰＵは、これらのバス２１，
２２及び２３の制御を備え、そのため、アービトレーシ
ョン（ａｒｂｉｔｒａｔｉｏｎ）またはバス要求やバス
使用承認（ｂｕｓ ｇｒａｎｔ）はない。 各メモリモジュール１４と１５は、それぞれの入出力バ
ス２４又は２５に別々に接続され、各バスは、２個（ま
たはそれ以上）の入出カプロセッサに接続される。この
システムは、個々のシステム構成のために必要なＩ１０
装置を収容するために必要な多数のＩ１０プロセッサを
備えることができる。各入出カプロセッサ２６．２７は
、バス２８に接続される。バス２８は、ｖＭＥバス（登
録商標）のような標準の構成であってもよい。そして、
各バス２８は、標準のＩ１０コントローラ３０とのイン
ターフェースのための１個以上のバスインター７エース
モジユール（ＢＩＭ）２９に接続されている。各バスイ
ンター７エースモジユール２９は、２個のバス２８に接
続され、従って、１個のＩ１０プロセッサ２６または２
７の故障、または１個のバスチャンネル２８の故障は、
許容される。Ｉ１０プロセッサ２６と２７を、ＣＰＵ１
１１２及び１３によってメモリモジュール１４と１５を
通してアドレス指定することができ、Ｉ１０プロセッサ
２６．２７はメモリモジュールを介して全ＣＰＵに割り
込み信号を出力することができる。ディスクドライブ、
ＣＲＴスクリーンとキーボードを備えたターミナル、及
びネットワークアダプタは、Ｉ１０コントローラ３ｏに
より作動される典型的な周辺装置である。Ｉ１０コント
ローラ３０は、データブロックのような転送のためにメ
モリモジュール１４と１５に対しＤＭＡタイプの参照を
することができる。各Ｉ１０プロセッサ２６．２７など
は、バス要求、バス使用承認等のために各メモリモジュ
ールに直接に接続された個々のラインを備える。これら
の点から点への接続ラインは、「ラジアル」と呼ばれ、
ラジアルライン３１のグループに含まれる。 システムスティタスバス３２は、各素子のスティタス情
報を与える目的のために、上記各ｃＰＵ１１．１２．１
３、各メモリモジュール１４．１５、各１１０プロセツ
サ２６．２７に、個々に接続される。このスティタスバ
スは、システムに現在存在し適当に動作しているＣＰＵ
、メモリモジュール及びＩ１０プロセッサについての情
報を提供する。 ３個のＣＰＵと２個のメモリモジュールヲ接続する肯定
応答／スティタスバス３３は、メモリ要求が全ＣＰＵに
よって行われたときにモジュール１４．１５が全ＣＰＵ
に肯定応答信号を送信する個々のラインを含む。同時に
、スティタスフィールドが、コマンドのスティタスとコ
マンドが正しく実行されたか否かとについて報告するた
めに送信される。メモリモジュールは、グローバルメモ
リから読み出されたデータまたは書き込まれたデータの
パリティを検査するだけでなく、メモリモジュールを介
してＩ１０バス２４と２５へまたはバス２４．２５から
のデータのパリティを検査し、またコマンドの正当性を
検査する。これらの検査がＣＰＵｌ１１１２及び１３に
報告されるのは、バス３３のスティタスラインを介して
であり、もし誤りが発生すると、故障ルーチンを、故障
部品を分離するためにエンターすることができる。 ２個のメモリモジュール１４と１５がグローバルメモリ
に同じデータを格納し、すべてのメモリ参照を２重に行
うように動作しているが、任意の与えられた時間では、
１個のメモリモジュールがプライマリと指定され、他方
は、バックアップと指定される。メモリライト動作は、
両メモリモジュールにより実行されるので、両方とも使
用可能状態（ｃｕｒｒｅｎｔ）であり、またメモリリー
ド動作も両方により実行される。しかし、プライマリの
メモリモジュールのみが、バス２１，２２及び２３に実
際にリードデータをロードし、そして、プライマリのメ
モリモジュールのみがマルチマスタバス２４と２５のた
めのアービトレーションを制御する。プライマリのメモ
リモジュールとバックアップのメモリモジュールに同じ
動作の実行を続けるために、バス３４がプライマリから
バックアップへ制御情報を伝送する。どちらかのメモリ
モジュールが、プートアップにおいてプライマリの役割
を取り、この役割は、ソフトウェアの制御の下に動作の
間に交換できる。当該役割は、選択されたエラー条件が
全ＣＰＵまたはシステムの他のエラ一応答性部分によっ
て検出されるときに、交換できる。 全ＣＰＵにおいて発生されたある割り込みは、また、メ
モリモジュール１４と１５によってポートされる。全Ｃ
ＰＵがそのような割り込み状態となったとき（及びスト
ールされないとき）、全ＣＰＵは割り込みバス３５の個
々のラインによって全メモリモジュールに割り込み要求
を出力する。 そこで、３個のＣＰＵからの３個の割り込み要求をポー
トすることができる。すべての割り込みがポートされた
とき、メモリモジュールは、それぞれバス３５を介して
３個のＣＰＵにポートされた割り込み要求信号を送信す
る。この割り込みのボーティングは、また、全ＣＰＵの
動作についての検査のために機能する。３個のＣＰＵは
、ＣＰＵ間バス１８を介してこのポートされた割り込み
をＣＰＵ割り込み信号に同期し、命令ストリームの共通
の点で全プロセッサに割り込みを示す。この割り込み同
期は、とのＣＰＵもストールせずに達成される。 ＜ｃｐｕモジュール〉 第２図を参照して、１個のプロセッサ１１，１２又は１
３がさらに詳細に示される。全３個のＣＰＵモジュール
は、好ましい実施例では、同じ構成であり、従って、Ｃ
ＰＵ−Ａのみがここで説明される。価格を競争力のある
範囲内に保つために、そして、既に発展されているソフ
トウェアとオペレーティングシステムへのアクセスをた
だちに提供するために、好ましくは、市販のマイクロプ
ロセッサチップが使用され、多数のデバイスの中の任意
の１個が選択できる。ＲＩＳＣ（縮小命令セット）アー
キテクチャは、後述する緩い同期を実行することにおい
て利点がある。しかし、モトローラ６８０３０デバイス
やインテル８０３８６デバイス（２０ＭＨｚと２５ＭＨ
ｚで使用できる）などのより通常的なＣｌ５Ｃ（複雑な
命令セット）マイクロプロセッサが使用できる。高速３
２ビツトＲＩＳＣマイクロプロセツサデバイスは、３個
の基本的なタイプで複数の製造者から入手できる。 すなわち、モトローラは、部品番号８８０００としてデ
バイスを製造し、ＭＩＰＳコンピュータ・システムズ・
インコーホレイテッドなどは、ＭＩＰＳタイプと呼ばれ
るチップセットを製造し、サン・マイクロシステムズは
、いわゆる５ＰＡＲＣ（登録商標）タイプ（スケール可
能なプロセッサアーキテクチャ）を発表している。カリ
フォルニア州すンホセのサイプレス・セミコンダクタは
、例えば、部品番号ＣＹ７Ｃ６０１と呼ばれるマイクロ
プロセッサ（ＳＰＡＲＣ標準をサポートし、３３ＭＨｚ
のクロックを用い、２０ＭＩＰＳの（１秒当たり１００
万命令）を与える）を製造し、富士通は、同様に５ＰＡ
ＲＣ標準をサポートするＣＭＯ３ＲＩＳＯマイクロプロ
セッサ（部品番号Ｓ−２５）を製造している。 図示された実施例におけるＣＰＵボードすなわちモジュ
ールは、−例として使用され、マイクロプロセッサチッ
プ４０を用いる。このチップ４０は、この場合ＭＩＰＳ
コンピュータ・システムズ・インコーホレイテッドによ
り設計されたＲ２０００デバイスであり、また、インチ
グレイテッド・デバイス・テクノロジー・インコーホレ
イテッドによって製造される。このＲ２０００デバイス
は、ＲＩＳＣアーキテクチャを用いた３２ビツトプロセ
ツサであり、例えば、１６−６７ＭＨｚのクロックで１
２ＭＩＰｓの高性能を示す。２５ＭＨｚのクロックで２
０ＭＩＰＳを示すＲ３０００のようなこのデバイスのよ
り高速のバージョンを代わりに用いても良い。プロセッ
サ４０はまた、論理アドレスから物理アドレスへの翻訳
をキャッシュするためのトランスレーションルックアサ
イドバッファを含むメモリ管理のために使用されるコプ
ロセッサを備える。プロセッサ４０は、データバス、ア
ドレスバス、および制御バスを備えたローカルバスに接
続される。別々の命令とデータのキャシュメモリ４４と
４５が、このローカルバスに接続される。これらのキャ
シュは、それぞれ６４にバイトサイズであり、プロセッ
サ４０の１つのクロックサイクル内でアクセスされる。 もし追加の性能がこれらのタイプの計算のために必要な
らば、数値計算用すなわち浮動小数点コプロセッサ４６
が、このローカルバスに接続される。この数値計算用プ
ロセッサデバイスも、ＭＩＰＳコンピュータ・システム
ズ・インコーホレイテッドから部品番号Ｒ２０１０とし
て市販されている。ローカルバス４１．４２．４３は、
ライトバッファ５０とリードバッファ５１を介して内部
バス構造に接続される。このライトバッファは、入手可
能なデバイス（部品番号Ｒ２０２０）であり、ライト動
作のためにライトバッファ５０にデータとアドレスを格
納した後に、ライトが実行されている間にストールサイ
クルを実行しなければならないことよりはむしろ、プロ
セッサ４０にラン（Ｒｕｎ）サイクルを実行し続けさせ
るように機能する。 ライトバッファ５０を通るバスに加え、プロセッサ４０
がライトバッファ５０をバイパスしてライト動作を実行
することを可能にするためのバスが設けられる。このバ
スは、ソフトウェアの選択の下で、プロセッサに同期の
ライト動作を行うことを可能にする。もしライトバッフ
ァバイパス５２がイネーブルされ（ライトバッファ５０
がイネーブルされず）、プロセッサがライト動作を実行
するならば、プロセッサは、ライト動作が完了するまで
ストール（−時停止）する。対照的に、ライトバッファ
がディスエーブルの状態でライト動作が実行されるとき
、データがライトバッファ５０に書き込まれるので（ラ
イトバッファが満杯でないならば）、プロセッサはスト
ールしない。もしプロセッサ４０がライト動作を実行す
るときにライトバッファがイネーブルされるならば、ラ
イトバッファ５０は、バス４３からの制御と同様に、バ
ス４１からの出力データとバス４２からのアドレスを捕
捉する。ライトバッファ５０は、主メモリへのデータの
通過を待機する間に最大４個のそのようなデーターアド
レスセットを保持できる。 ライトバッフ７はプロセッサチップ４０のクロック１７
と同期して動作し、このため、プロセッサからバッファ
への転送は同期状態でかつプロセッサのマシンサイクル
速度で行われる。ライトバッファ５０は、もし満杯であ
ってデータを収容できないならば、プロセッサに信号を
送信する。プロセッサ４０によるリード動作は、フォー
ディープ・ライトバッファ５０に含まれるアドレスに対
して検査され、そこで、もしメモリ１６すなわちグロー
バルメモリに書き込まれるためにライトバッファで待機
しているデータに対してリード動作が試みられるならば
、リード動作は、ライト動作が完了するまでストールさ
れる。 ライトバッファ５０とリードバッファ５１は、データバ
ス５３、アドレスバス５４および制御バス５５を備えた
内部バス構造に接続される。ローカルメモリ１６は、こ
の内部バスによってアクセスされ、この内部バスに接続
されたバスインターフェース５６は、システムバス２１
（または他のＣＰＵのためのバス２２または２３）をア
クセスするために使用される。この内部バスの別々のデ
ータバス５３とアドレスバス５４（ローカルバスのバス
４１と４２から得られる）は、システムバス２１内の多
重化アドレス／データバス５７に変換され、コマンドラ
インと制御ラインは、対応して、この外部バス内のコマ
ンドライン５８と制御ライン５９に変換される。 バスインターフェースユニット５６は、また、メモリモ
ジュール１４と１５から肯定応答／スティタスライン３
３を受信する。これらのライン３３において、別々のス
ティタスライン３３−１または３３−２は、モジュール
１４及び１５のそれぞれから接続され、その結果、両メ
モリジュールからの応答を、後述するように、複数のＣ
ＰＵとグローバルメモリの間の転送（リードまたはライ
ト）の発生の場合に評価できる。 一実施例においては、ローカルメモリ１６は、約８Ｍバ
イトのＲＡＭからなり、プロセッサ４０の約３個または
４個のマシンサイクル内でアクセスでき、このアクセス
は、このＣＰＵのクロック１７と同期している。これに
反し、モジュール１４と１５へのメモリアクセスタイム
は、ローカルメモリへのそれに比べて非常に長く、メモ
リモジュール１４．１５へのこのアクセスは、非同期で
あり、すべてのＣＰＵが要求とボーティングとを行うこ
とを待機することにより課される同期のオーバーヘッド
をこうむる。比較のため、Ｉ１０プロセッサ２６．２７
、及び２９を介しての典型的な市販のディスクメモリへ
のアクセスは、ミリ秒で測定され、すなわち、モジュー
ル１４と１５へのアクセスよりもかなり遅い。こうして
、ＣＰＵチップ４０によるメモリアクセスの階層構造が
ある。 最高は、命令キャシュ４４とデータキャシュ４５であり
、６４にバイトのキャシュサイズと適当なフィルアルゴ
リズム（ｆｉｌｌ ａｌｇｏｒｉｔｈｍ）を使用したと
きに多分９５％のヒツト率を示す。最高の次は、ローカ
ルメモリ１６であり、再び一時的仮想メモリ管理アルゴ
リズムを使用することにより、ローカルメモリのサイズ
が約８Ｍバイトである場合に、キャシュミスが発生し、
ローカルメモリにおけるヒツトが見いだされ、おそらく
９５％のヒツト率が、メモリ参照に対して得られる。プ
ロセッサチップの観点からの正味の結果は、メモリ参照
Ｃｌ１０参照でなく）のおそらく９９％以上が同期し、
同じマシンサイクルまたは３個または４個のマシンサイ
クル内に起こることである。 ローカルメモリ１６は、メモリコントローラ６０によっ
て内部バスからアクセスされる。このメモリコントロー
ラ６０は、アドレスバス５４からのアドレスと制御バス
５５からのアドレスストローブを受信し、例えば、もし
ローカルメモリ１６が通常のように多重アドレス指定で
ＤＲＡＭを使用するならば、別々の行と列のアドレスと
、ＲＡＳとＣＡＳの制御を発生する。データは、データ
バス５３を介してローカルメモリに書き込まれ、読み出
される。さらに、オペレーティングシステムによって使
用可能なので、ＮＶＲＡＭや高速ＦＲＯＭのような不揮
発性メモリ６２と同様に、数個のローカルレジスタ６１
が、内部バスによってアクセスされる。メモリのこの部
分のいくつかが電源投入のためにのみ使用され、いくつ
かがオペレーティングシステムによって使用され、キャ
シュ４４内でほとんど連続的であり、他は、メモリマツ
プのキャシュでない部分内に有り得る。 外部割り込みは、第２図のＣＰＵモジュールの割り込み
回路６５から制御バス４３または５５でビンの中の１本
によってプロセッサ４０に印加される。このタイプの割
り込みは、回路６５でボートされるので、割り込みがプ
ロセッサ４０によって実行される前に、全３個のＣＰＵ
が割り込みを示されるか否かが決定される。この目的の
ために、回路６５は、他の２個のＣＰＵ１２と１３から
割り込み未決定（ｐｅｎｄ ｉｎｇ）入力を受信し、こ
の他の２個のＣＰＵにライン６７を介して割り込み未決
定信号を送信する。これらのラインは、３個のＣＰＵ１
１％ １２及びＩ３をともに接続するバス１８の一部で
ある。また、他のタイプの割り込み例えばＣＰＵにより
発生された割り込みをボートするために、回路６５は、
このＣＰＵから両メモリモジュール１４，１５ヘバス３
５のライン６８により割り込み要求信号を送信すること
ができ、そして、ライン６９と７０を介してメモリモジ
ュールから別々のボートされた割り込み信号を受信する
。両メモリモジュールは、行われるべき外部割り込みを
与える。１個の！１０チャンネル２８でのキーボードま
たはディスクドライブのような外部ソースにて発生され
た割り込みは、例えば、各ＣＰＵＩＩ、１２又は１３が
、後述されるように、命令ストリーム内の同じ点にある
まで、回路６５からチップ４０の割り込みビンに印加さ
れない。 プロセッサ４０は別々のクロック発生器１７によってク
ロックが供給されるので、周期的にプロセッサ４０を同
期状態に戻すためのいくつかのメカニズムが必要である
。クロック発生器１７が名目上同じ周波数でありこれら
のデバイスの許容誤差が約２５ ｐ ｐ ｍ （ｐａｒ
ｔｓ ｐｅｒ ｍ１ｌｌｉｏｎ）であったとしても、こ
れらのプロセッサは、周期的に同期に戻されないならば
、位相が多くのサイクルでずれてしまう可能性がある。 もちろん、外部割り込みが発生する毎に、全ＣＰＵは、
（割り込み同期メカニズムによって）その命令ストリー
ムの同じ点で割り込まれるという意味で、同期化される
。 しかし、これは、サイクル計数値を同期化させることを
援助しない。メモリモジュール１４と１５内のメモリ参
照をボートするメカニズムは、後述されるように全ＣＰ
Ｕをリアルタイムで同期状態にする。しかし、ある条件
は、長い周期においてメモリ参照が起こらないという結
果を生じ、そこで、別のメカニズムが、プロセッサ４０
を同期に戻すためのストールサイクルを導入するために
使用される。サイクルカウンタ７１は、ランサイクル（
ストールサイクルでなく）であるマシンサイクルを計数
するために、クロック１７とプロセッサ４０の制御ビン
に制御バス４３を介して接続される。このカウンタ７１
は、全ＣＰＵの間の最大の許容可能なドリフトが発生す
る周期（結晶発振子の特定の許容誤差を考慮して）を表
すように選択された最大計数値を有するカウントレジス
タを含む。このカウントレジスタがオーバーフローする
と、より遅いプロセッサが追い付くまで、より速いプロ
セッサをストールする動作が開始される。 このカウンタ７１は、メモリモジュール１４と１５への
メモリ参照によって同期がなされるときはいつでもリセ
ットされる。また、す７レツシユカウンタ７２は、後述
されるように、ローカルメモリ１６でリフレッシュサイ
クルを実行するために使用される。さらに、カウンタ７
３は、カウンタ７１のように、ランサイクルであってス
トールサイクルでないマシンサイクルを計数する。しか
し、このカウンタ７３は、メモリ参照によってリセット
されない。カウンタ７３は、以下に説明されるように、
割り込み同期のために使用され、この目的のために、割
り込み同期回路６５に出力信号ＣＣ−４とＣＣ−８を発
生する。 プロセッサ４０は、ＲＩＳＣ命令セットを備え、このセ
ットは、メモリからメモリへの命令をサポートしないが
、その代わり、メモリからレジスタへの命令またはレジ
スタからメモリへの命令（たとえばロードまたはストア
）をサポートする。ローカルメモリにしばしば使用され
るデータや現在実行中のコードを保持することは重要で
ある。従って、ブロック転送動作は、バスインターフェ
ース５６に結合されたＤＭＡステートマシン７４により
なされる。プロセッサ４０は、コマンドとして機能させ
るためにＤＭＡ回路７４のレジスタにｌワードを書き込
み、この回路７４のレジスタにブロックのスタートアド
レスと長さを書き込む。 実施例では、ＤＭＡ回路がブロック転送を引き継ぎ実行
する間に、マイクロプロセッサはストールをして、バス
５３−５５及び２１によって必要なアドレス、コマンド
及びストローブを発生する。 このブロック転送を開始するためにプロセッサ４０によ
って実行されるコマンドは、ＤＭＡ回路７４のレジスタ
からのリードであってもよい。ＵＮＩＸオペレーティン
グシステムにおけるメモリ管理はデマンドページングを
当てにしているので、これらのブロック転送は、最もし
ばしばグローバルメモリとローカルメモリとＩ１０トラ
フィックの間に動かされるページである。１ページは４
にバイトである。もちろん、バス２１，２２及び２３は
、ＣＰＵとグローバルメモリの間の１ワードのリード転
送とライト転送をサポートする。参照されるブロック転
送は、ローカルメモリとグローバルのメモリの間でのみ
可能である。 くプロセッサ〉 第３図を参照して、実施例のＲ２０００タイプまたはＲ
３０００タイプのプロセッサ４０がさらに詳細に示され
る。このデバイスは、３２個の３２ビツトの一般目的の
レジスタ７６．３２ビツトのＡＬＵ７７、Ｏビットから
６４ビツトへのシフタ７８、および３２Ｘ３２の多！！
／分割回路７９を備える３２ビツトのメインＣＰＵ７５
を備える。 このＣＰＵは、また、プロセッサバス構造８１に接続さ
れ、このプロセッサバス構造８１は、ローカルデータバ
ス４１に接続され、データバス４１を介してフェッチさ
れる命令を実行するための関連する制御ロジックを備え
た命令デコーダ８２に接続される。３２ビツトのローカ
ルアドレスバス４２は、オンチップメモリ管理コプロセ
ッサ内のトランスレージ３ンルツタアサイドバツフア（
ＴＬＢ）８３を含む仮想メモリ管理装置によって駆動さ
れる。ＴＬＢ８３は、仮想アドレスバス８４を介してマ
イクロプロセッサブロック７５から受け取られた仮想ア
ドレスと比較されるべき６４個のエントリを備える。バ
ス４２の下位の１６ビツトの部分８５は、この仮想アド
レスバス８４の下位部分によって駆動され、上位部分は
、もし仮想アドレスが物理的アドレスとして使用される
ならば、バス８４からであり、あるいは、もし仮想アド
レス指定が使用され、ヒツトが起こるならば、出力８６
を介してのＴＬＢ８３からのタダエントリである。ロー
カルバスの制御ライン４３は、パイプライン及びバス制
御回路８７に接続され、内部バス構造８１と制御ロジッ
ク８２から駆動される。 プロセッサ４０のマイクロプロセッサブロック７５は、
ＲＩＳＣタイプであり、多くの命令が１マシンサイクル
で実行され、命令セットは、ＡＬＵ動作に伴うメモリ参
照を含む複雑な命令を含むよりはむしろ、レジスタから
レジスタへの命令やロード／ストア命令を使用する。複
雑なアドレス指定スキーム（例えば、レジスタＡＩとレ
ジスタＡ２の内容の和であるアドレスのオペランドを、
レジスタＢの内容によりアドレスされる主メモリの位置
に見いだされるアドレスのオペランドに加え、レジスタ
Ｃに見いだされるアドレスの位置に主メモリにその和の
結果をストアせよ。）は、命令セットの一部として含ま
れない。その代わり、この動作は、次の多数の単純なレ
ジスタからレジスタへの命令やロード／ストア命令にて
な査れる。 すなわち、レジスタＡ２をレジスタＡＩに加算せよ、レ
ジスタＢ内のアドレスのメモリ位置からレジスタＢｌを
ロードせよ、レジスタＡＩとレジスタＢｌを加算せよ、
レジスタＣによりアドレスされたメモリ位置にレジスタ
Ｂ１をストアせよ。 コンパイラ技法は、３２個のレジスタ７６の使用を最大
にするために使用され、すなわち、大部分の動作が既に
レジスタセットにあるオペランドを見いだすことを保証
する。ロード命令は、実際に、ｌマシンサイクルより長
くかかる。このためｌ命令の潜在（１ａｔｅｎｃｙ）が
導入される。ロード命令によってフェッチされるデータ
は、１２サイクルまで使用されず、もし可能ならば、そ
の間に入るサイクルが、ある他の命令のために使用され
る。 メインＣＰＵ７５は、マシンサイクル当たりの命令実行
を平均化する目的を容易にするために高度にパイプライ
ン化されている。第４図を参照して、１つの命令が５マ
シンサイクルを含む周期にわたって実行される。ここで
、ｌマシンサイクルは、１６．６７ＭＨｚのクロック１
７に対してｌクロック周期すなわち６０ｎｓｅｃである
。この５サイクルすなわちパイプステージは、ＩＦ（１
キヤシユ４４からの命令フェッチ）、ＲＤ（レジスタセ
ット７６からのリードオペランド）、ＡＬＵ（ＡＬＵ７
７での要求される命令を実行）、ＭＥＭ（もし要求され
たならＤキャシュ４５をアクセスせよ）、及びＷＢ （
ＡＬＵの結果をレジスタファイル７６に書け）として呼
ばれる。第５図かられかるように、これらの５個のパイ
プステージは、重なっているので、与えられたマシンサ
イクル、例えばサイクル５において、命令Ｉ＃５は、そ
の第１パイプステージすなわちＩＦパイプステージにあ
り、命令■＃ｌは、その最後のステージすなわちＷＢス
テージにあり、その他の命令は、その間に入るパイグス
テージにある。 〈メモリモジュール〉 第６図を参照して、１個のメモリモジュール１４または
１５が詳細に示される。両メモリモジュールは、好まし
い実施例において、同じ構成であるので、メモリ＃１モ
ジュールのみが示される。 メモリモジュールは、それぞれ、ＣＰＵｌ１１１２．１
３から来る３個のバス２１２２．２３に接続される３個
の入力／出力ポート９１，９２．９３を含む。これらの
ポートへの入力は、レジスタ９４．９５．９６にラッチ
され、各ラッチは、データ、アドレス、コマンド、及び
ライト動作のためのストローブ、または、アドレス、コ
マンド、及びリード動作のためのストローブをストアす
るための別々のセクションを備える。これらの３個のレ
ジスタの内容は、全３個のレジスタのみがすべてのセク
ションに接続される入力を備えたポート回路１００によ
ってポートされる。もし全３個のＣＰＵＩＩ、１２．１
３が同じメモリ要求（同じアドレス、同じコマンド）を
行うならば（全ＣＰＵは典型的には同じ命令ストリーム
を実行するのでそのような場合がありうる）、メモリ要
求は完了することを許容される。しかし、第１メモリ要
求が、３個のラッチ９４．９５．９６のいずれかにラッ
チされると直ちにメモリアクセスを開始するために通過
される。この目的のために、アクセス、データ及びコマ
ンドは、データバス１０１゜アドレスバス１０２および
コマンＦ／＜ス１０３を含む内部バスに印加される。こ
の内部バスから、メモリ要求は、アドレスに依存して、
そしてシステム構成に依存して様々なリソースにアクセ
スする。 一実施例において、大きなりＲＡＭ１０４が、メモリコ
ントローラ１０５を用いて、内部バスによってアクセス
される。このメモリコントローラ１０５は、アクセスバ
ス１０２からアドレスと制御バス１０３からメモリ要求
とストローブとを受信し、データ入力とデータ出力がデ
ータバスｌＯ１に出力されるようにＤＲＡＭのための多
重の行と列のアドレスを発生する。このＤＲＡＭ１０４
はまた、グローバルメモリと呼ばれ、一実施例において
は多分３２Ｍバイトのサイズである。さらに、内部バス
１０１−１０３は、制御・スティタスレジスタ１０６、
多数の不揮発性ＲＡＭ１０７及びライトプロテクト１０
８をアクセスできる。 ＣＰＵによるメモリ参照は、また、メモリモジュール１
４または１５内のメモリをバイパスでき、内部バス１０
１−１０３に接続される入力を備えたバスインターフェ
ースによってＩ１０バス２４．２５にアクセスできる。 もしメモリモジュールがプライマリメモリモジュールで
あるならば、各メモリモジュール内のバスアービトレー
タ１１０は、バスインターフェース１０９を制御する。 もしメモリモジュールがバックアップモジュールである
ならば、バス３４はバスインターフェース１０９を制御
する。 ＤＲＡＭ１０４へのメモリアクセスは、第１の要求が１
個のラッチ９４．９５、又は９６にラッチされると直ち
に開始されるが、故障に備えて、多数の要求が同じであ
ることをポート回路１００が決定されなければ、完了を
許容されない。３ｍの要求の中の第１の要求の到達は、
ＤＲＡＭ入力４へのアクセスを開始させる。リードに対
して、ＤＲＡＭ１０４がアドレス指定され、センスアン
プがストローブされ、データ出力がＤＲＡＭ入力で生じ
る。そして、もし第３の要求が受信された後でポートが
良いならば、要求されたデータはＣＰＵに直ちに転送す
るために用意される。このように、ボーティングの動作
はＤＲＡＭアクセス動作と重なる。 第７図を参照して、バス２１，２２．２３は、図示され
たフォーマットにてメモリモジュール１４．１５のポー
ト９１，９２．９３にメモリ要求を与える。これらのバ
スの各々は、３２本の双方向多重アドレス／データライ
ン、１３本の１方向コマンドライン及び２本のストロー
ブからなる。 コマンドラインは、リード、ライト、ブロック転送、単
独転送、Ｉ１０リードまたはＩ１０ライトなどのバスア
クティビティのタイプを特定するフィールドを含む。ま
た、ｌフィールドは、４バイトに対するバイトイネーブ
ルとして機能する。上記のストローブは、ＡＳ（アドレ
スストローブ）とＤＳ（データストローブ）である。Ｃ
ＰＵＩＩ。 １２．１３は、それぞれ、自分自身のバス２１゜２２又
は２３を制御する。この実施例において、これらは、マ
ルチマスタバスではなく、争いすなわちアービトレーシ
ョンはない。ライトに対して、ＣＰＵは、アドレススト
ローブＡＳ（アクティブでローレベル）で１サイクル内
でバスにアドレスとコマンドを送り、続くサイクル（お
そらく次のサイクル、しかし必ずしもそうでなくてもよ
い）でデータストローブと同時にバスのアドレス／デー
タラインにデータを送信する。各ＣＰＵからのアドレス
ストローブＡＳは、ストローブが現れたとき、ボート９
１，９２又は９３にアドレスとコマンドを生じさせて、
レジスタ９４．９５．９６のアドレス・コマンドセクシ
ョンにラッチさせ、次に、データストローブＤＳがデー
タをラッチさせる。バス２１，２２．２３の多数（この
実施例では３の中の２）が同じメモリ要求をラッチ９４
．９５．９６に送信するとき、ボート回路１００は、バ
ス１０３に最後のコマンドを通過させ、メモリアクセス
が実行される。もしコマンドがライトならば、ライトが
実行されると直ちに、肯定応答ＡＣＫ信号がライン１１
２（特にメモリ＃ｌのラインｌ １２−１とメモリ＃２
のライン１１２−２）によって各ＣＰＵに送り返され、
同時にスティタスピットが、第７図の時間Ｔ３に各ＣＰ
Ｕに肯定応答／スティタスバス３３（特にメモリ＃ｌの
ライン３３−１とメモリ＃２のライン３３−２）を介し
て送信される。最後のストローブＤＳ（もしリードなら
ばＡＳ）とＴ３でのＡＣＫの間の遅延Ｔ４は、メモリ要
求のときにＣＰＵが何サイクル同期位置からずれている
かに依存して、また、ボーティング回路における遅延と
ＣＰＵクロック１７に比べてメモリモジュール１４又は
１５の内部の独立なりロック１７の位相に依存して、変
わり得る。 もしＣＰＵにより出力されるメモリ要求がリードである
と、次に、ライン１１２−１と１１２−２のＡＣＫ信号
とライン３３−１と３３−２のスティタスピットが、時
間Ｔ３の間に、データがアドレス／データバスに出され
るのと同時に送信される。 これは、ＣＰＵにストールをリリースし、こうして同一
の命令に対してＣＰＵチップ４０を同期させる。すなわ
ち、最速のＣＰＵは、より遅いＣＰＵが追い付くのを待
っているので、より多くのストールサイクル（ｓｔａｌ
ｌ ｃｙｃｌｅ）を実行し、こうして、クロック１７が
たぶん位相がずれているが、全３個が同時にリリースさ
れる。全３個のＣＰＵがストールから出て来たとき、こ
れらのＣＰＵによって最初に実行される命令は同じであ
る。 メモリモジュール１４又は１５からＣＰＵＩＩ。 １２．１３に送信されるすべてのデータは、そのデータ
がＤＲＡＭ１０４から又はメモリ位置１０６−１０８か
らのり一ドデータであるか、バス２４．２５からのＩ１
０データであるかに拘わらず、レジスタ１１４を通過す
る。このレジスタ１１４は、内部データバスｌｏｔから
ロードされ、このレジスタからの出力は、時間Ｔ３にボ
ート９１１９２．９３でバス２１，２２．２３のための
アドレス／データラインに印加される。パリティは、デ
ータがこのレジスタにロードされたときに検査される。 ＤＲＡＭ１０４に書き込まれたすべてのデータと、■１
０バスのすべてのデータは、それに関連したパリティビ
ットを持つ。しかし、パリティビットは、バス２１，２
２．２３でｃｐｕモジュールに転送されない。リードレ
ジスタ１１４で検出されたパリティエラーは、スティタ
スバス３３−１，３３−２を介してＣＰＵによって報告
される。プライマリとして指定されたメモリモジュール
１４又は１５のみが、そのレジスタ１１４内のデータを
バス２１，２２．２３に出力する。バックアップ又はセ
カンダリとして指定されたメモリモジュールは、レジス
タ１１４をロードする点まで連続して行われるリード動
作とパリティチエツクを完了し、バックアップ３３−１
と３３−２にスティタスを報告する。しかし、データは
、バス２１１２２．２３に出力されない。 各メモリモジュール１４又は１５内のコントローラ１１
７は、このモジュールのためのクロック発振器１７によ
りステートマシーンとして動作し、バス１０３とバス２
１−２３から様々なコマンドラインからのデータ（例え
ばレジスタとバスをロードするための制御ビットの発生
、外部制御信号の発生など）を受信する。現在プライマ
リとして指定されているモジュール１４又は１５内のこ
のコントローラ１１７は、共通のバス１ｏｔ−１０３へ
のアクセスのためにＩ１０側（インターフェース）とＣ
ＰＵ側（ポート９ｌ−９３）の間でアービトレータ１１
０を介してアービトレートする。 プライマリメモリモジュール１４又は１５のコントロー
ラ１１７によるこの決定は、ライン３４によって他のメ
モリモジュールのコントローラ１１７に伝送されて、他
のメモリモジュールに同じアクセスを実行させる。 （以下余白） 各メモリモジュール内のコントローラ１１７はまたこの
モジュールのためのクロック発振器１７からパルスを受
信するりフレッシュカウンタ１１８に基づいて、ＤＲＡ
ＭＩ ０４にりフレッシュサイクルを導入する。ＤＲＡ
Ｍは８ミリ秒毎に５１２リフレツシユサイクルを受信し
なければならず、従って平均して約１５ミリ秒毎にリフ
レッシュサイクルが導入される。こうして、カウンタ１
１８は、１５ミリ秒毎にコントローラ１１７にオーバー
フロー信号を発生する。そして、もしアイドル条件（ｃ
ＰＵアクセスまたはＩ１０アクセスが実行されない）が
存在するならば、リフレッシュサイクルがバス１０３に
出力されたコマンドによって実施される。もし動作が進
行中ならば、現在の動作が完了したときに、リフレッシ
ュが実行される。メモリのページングに使用されるブロ
ック転送のような長い動作のために、数個のリフレッシ
ュサイクルがバックアップでき、転送が完了した後でバ
ーストモードで実行される。この目的のために、最後の
リフレッシュサイクルがカウンタ１１８に関連したレジ
スタに格納されるので、カウンタ１１８のオーバー７０
−の数が用いられる。 ＣＰＵによって発生された割り込み要求は、割り込みバ
ス３５のライン６８によって個々に各ＣＰｕ１ｌ、１２
．１３から受信される。これらの割り込み要求は、各メ
モリモジュール１４．１５に送信される。バス３５のこ
れらの要求ライン６８は、割り込みポート回路１１９に
接続されて、この回路１１９はこれらの要求を比較し、
バス３５の出力ライン６９にポートされた割り込み信号
を出力する。ＣＰＵはそれぞれ、バス３５を介して２本
のライン（各モジュール１４．１５から１本）にポート
された割り込み信号を受信する。各メモリモジュール１
４．１５からのポートされた割り込み信号に対して論理
和の演算が行われ、その演算結果が割り込み同期回路６
５に出力される。 ソフトウェアの制御の下に、ＣＰＵはどのＣＰＵが割り
込みをするかを決定する。Ｉ１０プロセッサ又はＩ１０
コントローラで発生される外部割り込みはまた、バス３
５のライン６９．７０を介してメモリモジュール１４．
１５を介してＣＰＵに信号として送信される。同様に、
ＣＰＵはただプライマリモジュール１４又は１５からの
割り込みに応答する。 〈■１０プロセッサ〉 第８図において、１個のＩ１０プロセッサ２６又は２７
が詳細に示される。Ｉ１０プロセッサは２個の同じポー
ト（Ｉ１０バス２４への１個のポート１２１とＩ１０バ
ス２５への他のポート１２２）を備える。各Ｉ１０バス
２４．２５は、３２ビット双方向多重アドレス／データ
バス１２３（３２ビツトの外に４ビツトのパリティを含
む）、リード、ライト、ブロックリード、ブロックライ
トなどの実行される動作のタイプを定義する双方向コマ
ンドバス１２４、内部からＩ１０プロセッサへの又はバ
ス２８のどのロケーションにアドレス指定するかを示す
アドレスライン、バイトマスク、及び最後に、アドレス
ストローブ、データストローブ、アドレス肯定応答及び
データ肯定応答を含む制御ラインから構成される。バス
３１のラジアルラインは、各Ｉ１０プロセッサから各メ
モリモジュールへの個々のラインを含む。すなわち、Ｉ
１０プロセッサからメモリモジュールへのバス要求、メ
モリモジュールからＩ１０プロセッサへのバスグランド
、■１０プロセッサからメモリモジュールへの割り込み
要求ライン、及びメモリモジュールからＩ１０プロセッ
サへのリセットラインである。どのメモリモジュールが
プライマリであるかを示すラインは、システムスティタ
スバス３２を介して各１１０プロセツサに接続される。 第８図のＩ１０プロセッサのコントローラすなわちステ
ートマシーン１２６は、コマンドライン、？ｔ制御ライ
ン、スティタスライン、ラジアルラインからのデータ、
内部データ、及びバス２８からのコマンドラインからの
データを受信し、さらに、バス２４．２５の内容を受信
し情報をバスに伝送するために保持するラッチ１２７，
１２８の動作を含むＩ１０プロセッサの内部動作を定義
する。 メモリモジュールからＩ１０プロセッサへのバス２４．
２５での転送は、別々に肯定応答されたアドレスとデー
タを用いて第９図に示されるプロトコルを使用する。プ
ライマリと指定されたメモリモジュール内のアービトレ
ータ回路１１０は、Ｉ１０バス２４．２５の所有権（ｏ
ｗｎｅｒｓｈｉｐ）のためのアービトレーションを行う
。ＣＰＵかう■１０への転送が必要なとき、ＣＰＵ要求
がメモリモジュールのアービトレーション論理回路１１
０に出力される。アービトレーション論理回路１１０が
この要求を承認したとき、メモリモジュールは、アドレ
スとコマンドを（両バス２４．２５の）バス１２３．１
２４に、アドレスストローブが（２つのバス２４と２５
の）第９図の時間ＴＩに主張されたときと同時に、バス
１２５に印加する。コントローラ１２６がアドレスをラ
ッチ１２７又は１２８にラッチさせたとき、アドレス肯
定応答がバス１２５に主張され、次に、メモリモジュー
ルは時間Ｔ２にデータを（両バス２４．２５を介して）
バス１２３に出力し、ライン１２５にデータストローブ
を出力する。時間Ｔ２の後で、コントローラは、２個の
ラッチ１２７．１２８にデータをラッチさせ、データ肯
定応答信号がライン１２５に出力され、そうして、デー
タ肯定応答の受信の際に、両メモリモジュールは、アド
レスストローブ信号の主張をやめることによりバス２４
．２５をリリースする。 Ｉ１０プロセッサからメモリモジュールへの転送におい
て、Ｉ１０プロセッサがＩ１０バスを使う必要があるき
き、Ｉ１０プロセッサは、両バス２４．２５に、ラジア
ルバス３１にラインによってバス要求を主張し、次に、
プライマリメモリモジュール１４又は１５にアービトレ
ータ回路１１０からバス使用承認信号を待つ。バス使用
承認ラインもラジアルラインの１本である。バス使用承
認が主張されたとき、コントローラ１２６は、前の転送
が完了されたことを（誤って）意味する、バス１２５上
でアドレスストローブとアドレス肯定応答信号の主張が
解除されるまで待機する。そのとき、コントローラ１２
６は、ラッチ１２７．１２ｇからライン１２３ヘアドレ
スを出力させ、コマンドをライン１２４に出力させ、ア
ドレスストローブを両バス２４．２５のバス１２５に出
力させる。アドレス肯定応答が両バス２４．２５から受
信されたとき、データがアドレス／データバスにデータ
ストローブとともに出力され、転送は、メモリモジュー
ルからＩ１０プロセッサへのデータ肯定応答信号で完了
される。 ラッチ１２７と１２８は、アドレスバス１２９ａ、デー
タバス１２９ｂ、及び制御バス１２９ｃを含む内部バス
１２９に接続される。内部バス１２９は、バス３２によ
って供給されるスティタスを保持するなどのために、コ
ントローラステートマシーン１２６によって実行される
コマンドをセットアツプするために用いられる内部ステ
ィタス・制御レジスタ１３０をアドレス指定することが
できる。これらのレジスタ１３０は、ＣＰＵのアドレス
空間においてＣＰＵからリードまたはライトのためにア
ドレス指定可能である。バスインターフェース１３１は
、コントローラ１３１の制御の下に、ＶＭＥバス２８と
通信する。バス２８は、アドレスバス２８ａ、データバ
ス２８ｂｌｌｌｌ／＜ス２８ｃ及びラジアル２８ｄを備
え、これらの全ラインは、バスインターフェースモジュ
ール２９を介してＩ１０コントローラ３０に接続される
。 バスインターフェースモジュール２９は、一方又は他方
の又は両方のＩ１０プロセッサからの、１セツトだけの
パスライン２８をコントローラ３０に駆動させるための
マルチプレクサ１３２を備える。コントローラ３０の内
部で、コマンド、制御、スティタス、データのレジスタ
１３３があり、（このタイプの周辺コントローラにおい
て標準的プラクティスとして）ＣＰＵＩ ｌ、１２．１
３から、開始するべきリードとライトのためにアドレス
指定可能であり、Ｉ１０装置における動作を制御する。 ＶＭＥバス２８上での各Ｉ１０コントローラ３０は、Ｂ
ＩＭ２９のマルチプレクサ１３２を介して両Ｉ１０プロ
セッサ２６．２７との接続機能を備え、いずれか１個に
よって制御されるが、ＣＰＵによって実行されるプログ
ラムによって一方または他方に限られる。特定のアドレ
ス（又１組のアドレス）は、各コントローラ３０を示す
制御・データ転送レジスタ１３３のために確定され、こ
れらのアドレスは、オペレーティングシステムによりＩ
１０ページテーブル（通常は、ローカルメモリの核デー
タ区分）に維持される。これらのアドレスは、両方では
なく、どちらかのＩ１０プロセッサ＃ｌまたは＃２を介
してのみアドレス指定が可能であるように、各コントロ
ーラ３０を関連づける。すなわち、Ｉ１０プロセッサ２
７と比較すると、ある異なったアドレスは、Ｉ１０プロ
セッサ２６を介して特定のレジスタ１３３に到達させる
ために使用される。バスインターフェース１３１ （及
びコントローラ１２６）は、マルチプレクサ１３２を切
り換えて一方または他方からバス２８上のデータを受信
する。これは、ＣＰＵから■１０プロセッサのレジスタ
１３０へのライトによってなされる。こうして、デバイ
スドライバがこのコントローラ３０をアクセスするため
にコールされたとき、オペレーティングシステムはペー
ジテーブルにおけるこのアドレスをそのために使用する
。プロセッサ４０は、ライトバッファ５０を介してより
もむしろ、バイバスバッファパス５２を用いてこれらの
コントローラの制御・データ転送レジスタ１３３へのＩ
１０ライトによってコントローラ３０をアクセスする。 従って、これらは、これは、回路１００によってボート
され、メモリモジュールを通してバス２４又は２５へ、
従って選択されたバス２８への同期化されたライト動作
である。プロセッサ４０は、このライト動作が完了する
までストールする。第８図のＩ１０プロセッサボードは
、ある誤り（例えば不適当なコマンド、ＶＭＥバス２８
で応答が受信しないまま期限がすぎたこと、実行された
ときのパリティチエツク）を検出するように形成され、
１個の誤りが検出されると、Ｉ１０プロセッサは、バス
トラフィックへの応答を止め、すなわち、ｇｌＫ９図に
関連して上述されたアドレス肯定応答とデータ肯定応答
を送信することを中止する。これは、バスインターフェ
ース５６によってバスフォールトとして検出され、後述
されるように割り込みを生じ、可能ならば自己訂正作用
がなされる。 くエラーリカバリ〉 上記バス２１１２２．２３を介しての転送のだめのメモ
リモジュール１４と１５による応答を評価するために、
ＣＰＵ１１％ １２．１３によって用いられるシーケン
スは、次に説明される。このシーケンスは、バスインタ
ーフェースユニット５６におけるステートマシンによっ
て定義されかつＣＰＴＪによって実行されるコードにお
いて定義される。 第１の場合、リード転送において、データの誤りがプラ
イマリのメモリからのライン３３にスティタスビットに
示されないと仮定する。ここで、メモリ参照によって始
められるストールは、各マイクロプロセッサ４０で命令
実行を続けることを可能にするために、制御バス５５と
４３を介してレディ信号を主張することにより終了する
。しかし、肯定応答がライン１１２において他の（プラ
イマリでない）メモリモジュールから受信されるまで（
または時間切れになるまで）、開始されない。もしいず
れかのスティタスフィールド（ライン３３−１または３
３−２）においてエラーが検出されたなら、又はもしプ
ライマリでないメモリが時間切れになったならば、割り
込みはポスト（ｐｏｓｔ）される。 第２の場合、リード転送において、データエラーがプラ
イマリメモリからスティタスライン３３に指示されたこ
と、あるいは、プライマリメモリから応答が受信されな
かったことが仮定される。 ＣＰＵは、他方のメモリから肯定応答を待ち、もし他の
メモリからのスティタスビットにデータエラーが見いだ
されないならば、バスインターフェース５６の回路が所
有権（プライマリのメモリスティタス）の変化を起こさ
せ、従って、データが新しいプライマリから正しくリー
ドされたか否かを確認するために、リトライが設定され
る。もし良好なスティタスが新しいプライマリから受信
されたなら、次にストールは前のように終了して、割り
込みはシステムを更新するために（１個のメモリを悪い
と気付き、異なったメモリをプライマリとし）ポストさ
れる。しかしながら、もしデータエラー又は時間切れが
新しいプライマリからリードをするという試みから生じ
たなら、次に割り込みが制御バス５５と４３を介してプ
ロセッサ４０に主張される。 ライトバッファ５０がバイパスされたライト転送におい
て、第１の場合では、どちらのメモリからもスティタス
ビットにエラーが示されない。ストールは終了され命令
の続行が許可される。再び、もしエラーがどちらかのス
ティタスフィールドに検出されたならば割り込みがボス
トされる。 ライトバッファ５０がバイパスされたライン転送におい
て、第２の場合では、データエラーがプライマリメモリ
からスティタスに指示されるか、または、応答が、プラ
イマリメモリから受け取られない。各ＣＰＵのインター
フェースコントローラは、他のメモリモジュールからの
肯定応答を待つ。そして、もしデータエラーが他のメモ
リからのステータスに見いだされないならば、所有権の
変化が強制され、割り込みがボストされる。しかし、も
しデータエラー又は時間切れが他方の（新しいプライマ
リの）メモリモジュールのために起こるならば、次に割
り込みがプロセッサ４０に対して主張される。 ライトバッファ５０がイネーブルされたライト転送にお
いて、ＣＰＵチップはライト動作によってストールされ
ず、第１の場合は、どちらのメモリモジュールからもス
ティタスにエラーが指示されない。転送は終えられて、
他のバス転送が開始される。 ライトバッファ５０をイネーブルとしたライト転送にお
いて、第２の場合、データエラーは主メモリからのステ
ィタスに示されるか、又は、応答が主メモリから受信さ
れない。メカニズムは、他のメモリからの肯定応答を待
つ。そして、もし他のメモリからのスティタスにデータ
エラーが見い出されないならば、次に所有権の変化が強
行され、割り込みはポストされる。しかし、もしデータ
エラー又は時間切れが他のメモリにおいて生じるならば
、次に割り込みがボストされる。 メモリモジュールＩ４又は１５は、いま説明しｊ；メカ
ニズムによって一旦決定されると、フォールト条件がオ
ペレータに対し信号として示されるが、システムは動作
を続けることができる。オペレータは、おそらく故障の
モジュールを含むメモリボードを交換することを希望す
るだろう。これは、システムが起動され動作している間
に行うことができる。次に、システムは、停止せずに新
しいメモリボードを再統合できる。このメカニズムは、
ソフトのエラーによってライトを実行できないがテスト
で良好なとされ物理的に交換する必要がないメモリモジ
ュールを再生するためにも役立つ。タスクは、データが
他方のメモリモジュールと同じである状態にそのメモリ
モジュールを戻すことである。この再生モードは、２ス
テツプのプロセスである。まず、メモリがイニシャライ
ズされておらず、パリティエラーを含むかも知れないこ
とを仮定する。そこで良好なパリティの良好なデータが
、すべてのロケーションに書き込まなけれ、ばならない
。これは、この点ですべてゼロである。しかし、すべて
のライト動作が２個のメモリで実行されるので、この第
１ステツプが達成サレる方法は、良好なメモリモジュー
ルのロケーションをリードし、次にこのデータを両メモ
リモジュール１４と１５の同じロケーションにライトす
ることである。これは、通常の動作が進行中に、実行中
のタスクに挿入されて行われる。Ｉ１０バス２４又は２
５から生じるライトは、第１ステツプでのこの再生ルー
チンにおいて無視される。こうしてすべてのロケ−シラ
ンにライトされた後は、次のステップは、Ｉ１０アクセ
スもまたライトされることを除いて第１ステツプと同じ
である。すなわち、Ｉ１０バス２４又は２５からのＩ１
０ライトは、実行するタスクにおいて通常のトラフィッ
クにおいて発生するときに、良好なメモリのすべてのロ
ケーションをリードしこの同じデータを両メモリモジュ
ールの同じロケーションにライトすることを挿入して実
行される。この第２ステツプでモジュールがゼロから最
大アドレスまでアドレス指定されたときに、両メモリは
同一になる。この第２の再生ステップの間に、ＣＰＵと
Ｉ１０プロセッサの両方が、エラーなしに全ての動作を
行うようにメモリモジュールが再生されることを期待す
る。Ｉ１０プロセッサ２６．２７は、データリード転送
の間に再生されるメモリモジュールによって示されるデ
ータを使用しない。再生プロセスが完了した後で、再生
されたメモリは、（必要ならば）プライマリと指定でき
る。 同様な再プロセスがＣＰＵモジュールに対しても備えら
れる。１個のＣＰＵが（メモリポート回路１００による
場合等のように）故障と検出されるとき、他の２個のＣ
ＰＵは動作を続けるが、悪いＣＰＵボードは、システム
を停止せずに交換できる。新しいＣＰＵボードがオンボ
ードＲＯＭ６３から起動自己テストルーチンを実行する
とき、他のＣＰＵにこのことを示す信号を出力して、再
生ルーチンが実行される。まず、２個の良好なＣＰＵが
その状態をグローバルメモリにコピーし、次に全３個の
ＣＰＵが「ソフトリセット」を実行する。ここで、ＣＰ
ＵはＲＯＭ内のイニシャライズルーチンから実行をリセ
ットし開始する。そうして、全ＣＰＵは、命令ストリー
ムの正確に同じ点に来て、同期化され、次Ｉこ、保存さ
れていた状態が全３個のＣＰＵにコピーして戻され、前
に実行されていたタスクが続行される。 上述したように、各メモリモジュール内のポート回路１
００は、全３個のＣＰＵが同一のメモリ参照をしている
か否かを決定する。もしそうならば、メモリ動作は、完
了まで進むことを許可される。もしそうでなければ、Ｃ
ＰＵ故障モードに入る。ボート回路１００によって検出
されるように、異なったメモリ参照を送信するＣＰＵは
、バス３３−１及び／又は３３−２で戻されるスティタ
スで同定される。割り込みはポストされ、ソフトウェア
は引き続いて故障ＣＰＵをオフラインとする。 このオフラインスティタスは、スティタスバス３２に反
映される。故障が検出されているメモリ参照は、３つか
ら２つを選択するポートに基づき完了することを許可さ
れる。つぎに、悪いＣＰＵボードが交換されるまで、ボ
ート回路１００は、メモリ参照の進行を許可する前に、
２個の良好なＣＰＵからの２個の同一のメモリ要求を必
要とする。 システムは、通常は、１個の（２個でなく） ｃｐＵオ
フラインで動作を続けるように構成されている。しかし
、１個の良好なＣＰＵだけで動作することが希望される
ならば、別の方法が利用できる。 ＣＰＵは、もし異なったデータがメモリ要求で検出され
るならばボート回路１００によって、又は時間切れによ
って、故障とポートされる。もし２個のＣＰＵが同一の
メモリ要求を送信するが、第３のＣＰＵがあらかじめ選
択された時間切れ期間にどんな信号も送信しないならば
、ＣＰＵは故障と仮定され、前のようにオフラインとさ
れる。 システムのＩ１０装置は故障の場合にソフトウェア再統
合のためのメカニズムを備える。すなわち、ＣＰＵとメ
モリモジュールコアは、いま説明したように、故障に対
して保護されたハードウェアである。しかし、システム
の１１０部分は故障に対して保護されたソフトウェアで
ある。１ｍのＩ１０プロセッサ２６または２７が誤ると
、上述したようにソフトウェアによってＩ１０プロセッ
サに限定されたコントローラ３０は、ソフトウェアによ
って他方のＩ１０プロセッサヘスイッチされる。オペレ
ーティングシステムは、同じコントローラに対する新し
いアドレスを用いてＩ１０ページテーブルのアドレスを
書き直し、その後は、コントローラは他方のＩ１０コン
トローラ２６又は２７に限定される。エラーすなわち故
障は、バスインターフェース５６でバスサイクルを終え
るバスエラーによって検出でき、例外の原因を決定する
例外処理ルーチンを通して核内に急送される例外を発生
し、次に、Ｉ１０テーブルのアドレスを書き換えること
により）全コントローラ３０を、誤ったＩ１０プロセッ
サ２６又は２７から他方へ動かす。 バスインターフェース５６はいま説明したようにバスエ
ラーを検出すると、故障は、再統合スキームが使用され
る前に分離されねばならない。１個のＩ１０プロセッサ
２６または２７へ、あるいは１個のバス２８の１個のＩ
１０コントローラ３０へ（すなわち１個のＩ１０素子に
おける１個の制御レジスタ又はスティタスレジスタ、又
はデータレジスタへ）のいずれかにＣＰＵがライト動作
を行うとき、これは、メモリモジュールにおけるバイパ
ス動作であり、両メモリモジュールは動作を実行して、
２個のＩ１０バス２４と２５にそれを通過させる。２個
のＩ１０プロセッサ２６と２７は、ともにバス２４と２
５をモニタし、パリティをチエツクし、コントローラ１
２６を介して適正なシンタックスでコマンドをチエツク
する。例えば、もしＣＰＵがＩ１０プロセッサ２６また
は２７内のレジスタにライトを実行するならば、もしど
ちらかのメモリモジュールが正当なアドレス、正当なコ
マンド及び正当なデータを示すならば（パリティエラー
がないことと適正なプロトコルによって証明されるよう
に）、アドレス指定された■１０プロセッサは、アドレ
ス指定されたロケーシ町ンにデータをライトし、ライト
動作が成功して完了したという肯定応答指示でメモリモ
ジュールに応答する。両メモリモジュール１４と１５は
、Ｉ１０プロセッサ２６又は２７からの応答（第９図の
アドレスとデータの肯定応答信号）をモニタしていて、
両メモリモジュールは、ライン３３−１と３３−２の動
作スティタスでＣＰＵに応答する。 （もしこれがリードであるならば、プライマリのメモリ
モジュールのみがデータを戻すが、しかし両方がスティ
タスを戻す。）ＣＰＵは、両方がライトを正しく実行し
たか、１個だけであったか、無しであったかを決定でき
る。もし１個だけが良好なスティタスを戻し、それがプ
ライマリならば、所有権を変える必要は無い。しかしも
しバックアップが良好に戻され、プライマリが悪く戻さ
れるならば、所有権の変更が強行され、正しく実行した
ものをプライマリにする。どちらの場合も、割り込みが
故障を報告するために入れられる。この点で、ＣＰＵは
、悪いのがメモリモジュールであるか、メモリモジュー
ルの下流側の何かであるかを知らない。それで、同様な
ライトがＩ１０プロセッサに対して試みられる。しかし
、これが成功するならば、メモリモジュールが悪いこと
を必ずしも証明する必要が無い。なぜなら、初めにアド
レス指定されたＩ１０プロセッサが例えばバス２４また
は２５のラインに接続され、パリティエラーを起こした
からである。それで、システムは、選択的に、Ｉ１０プ
ロセッサのシャットオフと操作のりトライを行い、両メ
モリモジュールが同じＩ１０プロセッサにライト動作を
正しく実行できるかを見る。もしそうならば、システム
は、交換され再統合されるまで悪いＩ１０プロセッサを
オフラインにして動作を実行できる。しかし、もしリト
ライが１個のメモリから悪いスティタスをなお与えるな
らば、メモリをオフラインにでき、あるいは、他の要素
において故障がメモリにあるか無いかを確実にするため
に故障分離ステップがさらに採られる。これは、全コン
トローラ３０を１個の１１０プロセツサ２６又は２７に
切り換えてオフのＩ１０プロセッサにリセットコマンド
を送り、生きている両メモリモジュールでオンラインの
Ｉ１０プロセッサとのりトライの通信を出力することを
含む。そして、もしリセットＩ１０プロセッサがバス２
４又は２５を悪化させているならば、そのバスドライバ
は、リセットによって切られ、そうして、もしオンライ
ンＩ１０プロセッサへの通信のりトライが（ｒｉ６バス
２４と２５を介して）良好なスティタスを返すならば、
リセットＩ１０プロセッサが故障であることが分かる。 とにかく、各バスエラーに対して、あるタイプの故障分
離シーケンスが実行され、どのシステム部品がオフライ
ンにしなければならないかを決定する。 〈同期〉 図示される実施例において使用されるプロセッサ４０は
、第４図ａＳＳ図を参照して上に説明したように、重な
った命令実行を行うパイプラインアーキテクチャである
。この実施例において使用される同期技法は、サイクル
計数、すなわち、命令が実行される毎に第２図のカウン
タ７１とカウンタ７３をインクリメントすることによる
ので（米国出願第１１８，５０３号に一般的に開示され
ているように）、何がプロセッサ４０における命令の実
行であるかを定義しなければならない。まっすぐな定義
は、パイプラインが進むごとに命令が実行されることで
ある。コントロールバス４３の１本のコントロールライ
ンは、パイプラインがストールされることを示す信号ラ
ン＃である。ラン＃が高レベルであるときは、パイプラ
インはストールされ、ラン＃が低レベル（論理０）であ
るときは、パイプラインは各マシンサイクル毎に進む。 このラン＃信号は、数値プロセッサ４６においてプロセ
ッサ４０のパイプラインをモニタするために用いられ、
そうして、このプロセッサ４６は、関連するプロセッサ
４０とともにロックステップでランすることができる。 コントロールバス４３でのこのラン＃信号は、クロック
１７とともにランサイクルを計数するためにカウンタ７
１と７３によって用いられる。 好ましい実施例において、カウンタレジスタ７１のサイ
ズは、４０９６すなわち２１！に選ばれる。 これが選択された理由は、クロック１７に使用される結
晶発振子の許容範囲が、平均して約４にランサイクルに
おけるドリフトがプロセッサチップ４０によってランさ
れるサイクル数において１個のスキューすなわち差を生
じるようなものだからである。この差は、以下に説明さ
れるように割り込み同期の正しい動作を正当に許容する
ようなものである。１つの同期メカニズムは、カウンタ
７１がオーバー７０−するときはいつでもＣＰＵに同期
を起こさせるように作用を強いることである。 １つのそのような作用は、カウンタ７１からのオーバー
フロー信号０ＶＦＬに対応してキャシュミスを強いるこ
とである。これは、次の■キャシュのためのコントロー
ルバス４３の誤ったミス信号（例えばセットされないタ
ダバリッドビット（ＴａｇＶａｌｉｄ ｂｉｔ）を単に
発生することによって行うことができ、こうしてキャシ
ュミス例外ルーチンをエンターさせ、その結果生じたメ
モリ参照は、任意のメモリ参照が行われるように同期を
確立させる。カウンタ７１のオーバーフローに対して同
期させる他の方法は、プロセッサ４０にストールをさせ
ることである。これは第２図の論理回路７１ａを介して
コントロールバス４３にＣＰビジー（コプロセッサビジ
ー）信号を発生するオーバーフロー信号０ＶＦＬを用い
て行うことができる。 このＣＰビジー信号はＣＰビジーが主張されなくなるま
で、常にプロセッサ４０にストールをエンターすること
になる。全３個のプロセッサは、同じコードを実行して
いてそのカウンタ７１に同じサイクルを計数するので、
このストールをエンターする。しかし、ＣＰＵがストー
ルをエンターする実際の時間は変化する。論理回路７１
ａは、入力Ｒ＃を介して他の２個のプロセッサのバス４
３からラン＃を受信し、そうして全３個がストールした
ときに、ＣＰビジー信号がリリースされ、プロセッサは
、再び同期してストールから出る。 こうして、２つの同期技法が説明された。第２の技法で
は、同期はメモリモジュールの回路１００におけるメモ
リ参照から生じ、第２の技法では、いま説明したように
、カウンタ７１のオーバーフローによって生じる。さら
に、以下に説明されるように、割り込みが同期化される
。しかし、注意するべき重要なことは、プロセッサ４０
は、基本的にはそれ自身のクロックで自由にランしてい
て、同期イベントが発生する場合を除いて、実質的に相
互に結合されていない。マイクロプロセッサが第４図と
第５図に示されたように使用される事実は、単独のクロ
ックを用いてのロックステップ同期をより困難にしてい
て、性能を低下させている。 また、ライトバッファ５０の使用は、プロセッサを結合
しないように役立ち、ましてプロセッサの密接な結合に
有効ではないであろう。同様に、命令キャシュとデータ
キャシュ及びＴＬＢ８３を用いた仮想メモリ管理からな
る高性能は、密接な結合が使用されたならばさらに困難
になり、性能は悪影響を受けるだろう。 割り込み同期技法は、リアルタイムといわゆる「仮想タ
イム」を区別しなければならない。リアルタイムは、外
部の実際の時間、壁の時計の時間であり、秒単位で測定
され、又はり室上例えば６Ｑｎｓｅｃの分割であるマシ
ンサイクルで測定される。もちろん、クロック発生器１
７はそれぞれリアルタイムでクロックパルスを発生する
。仮想タイムは、各プロセッサチップ４０の内部サイク
ル計数タイムであり、各のサイクルカウンタ７１と７３
で測定される。すなわち、プロセッサチップによって実
行される命令の命令数であり、ある任意の開始点からの
命令において測定される。第１０図を参照して、リアル
タイム（ｔｏからｔｌｍとして示される）と仮想タイム
（命令数（カウントレジスタ７３のモジューロ１６計数
）！。からＩＩＢとして示される）との間の関係が図示
される。 第１０図の各行は、１個のＣＰＵ−Ａ、−Ｂ又は−Ｃの
サイクル計数であり、各列は、リアルタイムでの「点」
である。ＣＰＵに対するクロックは、位相がずれ易い。 そこで、実際の時間の相関は、第１０ａ図に示されるよ
うなものであり、ここで、命令数（列）は完全には並ん
でおらず、すなわち、サイクル計数は、並べられたリア
ルタイムマシンサイクルの境界で変化しない。しかし、
ｆｌｌＯ図の図示は、説明の目的には十分である。第１
０図において、リアルタイムｔ、でＣＰＵ−Ａは第３の
命令にあり、ＣＰ Ｕ−Ｂは計数９にあり９番目の命令
を実行していて、ＣＰ Ｕ−Ｃは４番目の命令にある。 リアルタイムも仮想タイムも進むことが可能なだけであ
ることに注意する。 ＣＰＵのプロセッサチップ４０は、リソースが利用出来
ないある条件の下でストールする。例えば、ロードまた
は命令７エツチの間のＤキャシュ４５または■キャシュ
４４のミス、ライトバッファ５０がストア動作の間に一
杯であるという信号、コプロセッサ４６がビジーである
（コプロセッサが、データ依存性又は制限された処理リ
ソースにより取り扱えない命令を受信した）というコン
トロールバス４３を介しての「ＣＰビジーＪ信号、また
はマルチグライア／デバイダ７９がビジーである（内部
のマルチグライア／デバイダ回路が、プロセッサが結果
レジスタをアクセスしようとしたときに動作を完了して
いなかった）ことである。 もちろん、キャシュ４４と４５は、プロセッサ４０によ
る介在なしに状態を変化しない「パッシブリソース」で
ある。しかし、残りのものは、プロセッサがなんら作用
しなくても状態を変化出来るアクティブリソースである
。例えば、ライトバッファ５０は、（プロセッサが他の
ストア動作を行わない限り）プロセッサによる作用なし
にフルからエンプティに変化する。そこでストールに、
パッシブリソースのストールとアクティブリソースのス
トールの２つのタイプがある。アクティブリソースのス
トールは、インターロックストールと呼ばれる。 ＣＰＵ−Ａ、−Ｂ、−Ｃで実行されるコードストリーム
が同一であるので、３個のｃＰＵのキャシュ４４と４５
のようなパッシブリソースの状態は、仮想タイムの総て
の点で必然的に同じである。もしストールがパッシブリ
ソース（例えばデータキャシュ４５）での衝突の結果で
あれば、全３個のプロセッサはストールを行い、ただ１
つの変数は、ストールの長さである。第１１図を参照し
て、キャシュミスが■、で発生し、このミスの結果のグ
ローバルメモリ１４又は１５へのアクセスが８クロツク
（実際には８クロツク以上であってもよい）の時間がか
かったと仮定する。この場合、ＣＰＵ−Ｃは、ｔｌでグ
ローバルメモリ１４又は１５へのアクセスを開始し、グ
ローバルメモリのコントローラ１１７は、第１のプロセ
ッサＣＰＵ−Ｃがメモリアクセスの開始を信号するとき
にメモリアクセスを開始する。コントローラ１１７は、
ｃＰＵ−Ｂとｃ ｐ ｕ−ｃがそれぞれメモリアクセス
に必要な８クロツクより少なくストールするけれども、
アクセス８クロツク遅れてｔ、で完了する。その結果、
全ＣＰＵは、リアルタイムでも仮想タイムでも同期され
る。この例は、また、ＤＲＡＭＩＯ４へのアクセスの重
複と回路１００でのボーティングとの利点を示す。 インターロックストールは、パッシブリソースストール
から異なった状況を示す。１個のＣＰＵは、他のＣＰＵ
が全くストールをしないときにインターロックストール
をすることが出来る。第１２図を参照して、ライトバッ
ファ５０によって起こされるインターロックストールが
図示される。 ＣＰＵ−Ａ、！−ＣＰＵ−Ｂのサイクル計数が示され、
ＣＰＵ−ＡとＣＰ Ｕ−Ｂのライトバッファ５０からの
フル（ｆｕｌｌ） ７ラグＡ。とＢｗｂが、サイクル計
数の下に示される（ハイレベルすなわち論理ｌはフルを
意味し、ローレベルすなわち論理０はエンプティを意味
する）。ＣＰＵはストア動作が実行される毎に、フルフ
ラグの状態をチエツクする。 もしフルフラグがセットされるならば、ＣＰＵは、フル
フラグがクリアされストア動作を完了するまでストール
する。ライトバッファ５０は、もしストア動作がバッフ
ァを満たすならば、フルフラグをセットし、ストア動作
がバッファから１ワードを流出して次のＣＰＵストア動
作のための位置をフリーにするときはいつでもフルフラ
グをクリアする。時間ｔ、で、ＣＰＵ−Ｂは、３クロッ
クＣＰＵ−Ａの先にあり、ライトバッファは共にフルで
ある。ライトバッファがグローバルメモリにライト動作
を行っていると仮定すると、このライトが
【、の間に完
了するとき、ライトバッファフルフラグはクリアされる
。このクリアは、リアルタイムで（、に同期して起こる
が（第１１図に図示される理由により）、仮想タイムで
は同期していない。いま、サイクル計数！、での命令は
、ストア動作であると仮定すると、ＣＰＵ−Ａは、ライ
トバッファフルフラグがクリアされた後でｔ、でこのス
トアを実行するが、しかし、ＣＰ Ｕ−Ｂはｔ。 でこのストア命令を実行し、そうして、ライトバッファ
フルフラグがなおセットされていることを見いだして３
クロツクの間ストールをしなければならない。こうして
、ＣＰＵ−Ｂはストールをするが、ＣＰ Ｕ−Ａはスト
ールをしない。 １個のＣＰＵはストールをするかも知れず他のＣＰＵは
ストールをしないかも知れないという性質は、サイクル
カウンタ７１の解釈に制限を課する。第１２図において
、割り込みがサイクル計数■７で（ｃＰ Ｕ−Ｂが■、
命令からストールをしている間に）複数のＣＰＵに示さ
れたと仮定する。 サイクル計数Ｉ、に対するランサイクルは、ｊＦで両Ｃ
ＰＵに対して起こる。もしサイクルカウンタだけがＣＰ
Ｕに割り込みを示すなら、ＣＰＵ−Ａはサイクル計数！
、で割り込みを見るが、ＣＰＵ−Ｂはサイクル計数！、
から生じるストールサイクルの間に割り込みを見る。そ
うして、割り込みを示すこの方法が、この２個のＣＰＵ
に異なった命令での例外、もし全ＣＰＵがストールされ
るか又はストールされていない場合には起こらないよう
な条件が採用される。 サイクルカウンタの解釈についての別の制限は、サイク
ル計数の検出と作用の実行との間に遅れがあってはなら
ないことである。再び第１２図を参照して、割り込みが
サイクル計数１．でＣＰＵに示されるが、実行の制限の
ために余分のクロックの遅れがサイクル計数■、の検出
とＣＰＵへの割り込みの提示の間に介在すると仮定する
。その結果は、ＣＰＵ−Ａが、この割り込みをサイクル
計数Ｉ７で確認するが、ＣＰＵ−Ｂは、サイクル計数■
、からのストールの間に割り込みを確認して、２個のＣ
ＰＵに異なった命令で例外を採らせる。 再び、リアルタイムで命令パイプラインの状態をモニタ
することの重要性が図示される。 〈割り込み同期〉 第１図から第３図までの３個のＣＰＵは、単独の論理プ
ロセッサとして機能することが要求され、従って、３個
のＣＰＵのプログラミングモデルが単独の論理プログラ
ミングのプログラミングモデルであることを保証するた
めにその内部状態に関しである制限を実行することを要
求する。誤りモードや診断モードを除いて、上記３（Ｉ
ｌのＣＰＵの命令ストリームは同一であることが要求さ
れる。 もし同一でなかったら、第６図のボーティング回路１０
０でのグローバルメモリアクセスのボーティングが困難
になるだろう。すなわち、ボートするものは、１個のＣ
ＰＵが故障しているのか、異なったシーケンスの命令を
実行しているのか分からない。同期スキームは、もし任
意のＣＰＵのコードストリームが、その他のＣＰＵのコ
ードストリームから分岐するならば故障が起こったと仮
定するように設計される。割り込み同期は、単独のＣＰ
Ｕイメージを維持する１つのメカニズムを提供する。 すべての割り込みは、仮想タイムに同期して起こること
が要求され、３個のプロセッサＣＰＵ−Ａ％ＣＰＵ−Ｂ
とＣＰＵ−Ｃの命令ストリームが割り込みの結果として
分岐しないことを保証する（分岐する命令ストリームに
は他の原因もある。例えば、１個のプロセッサが他のプ
ロセッサによってリードされたデータと異なったデータ
をリードすること）。仮想タイムに対して非同期に起こ
る割り込みがコードストリームを分岐させるシナリオは
、いくつかある。例えば、プロセスＡが完了する前にフ
ンチクストスイッチをオンにさせるがプロセスＡが他の
ＣＰＵで完了した後でフンチクストスイッチをオンにさ
せる割り込みは、その後のある点で、１個のＣＰＵがプ
ロセスＡの実行を続けるが他方のＣＰＵはプロセスＡが
既に完了しているためプロセスＡを実行出来ないという
状況をもたらす。もしこの場合に割り込みが仮想タイム
に非同期に起こるならば、例外プログラムカウンタが異
なるという事実が問題を起こすであろう。 例外プログラムカウンタの値をグローバルメモリに書き
込む行為は、ポーターが３個のＣＰＵから異なったデー
タを検出し、ボート７オールトを生じるという結果にな
るだろう。 ＣＰＵにおけるあるタイプの例外は、本来仮想タイムに
同期している。１つの例は、ブレークポイント命令の実
行によって生じるブレークポイント例外である。全ＣＰ
Ｕの命令ストリームが同一なので、ブレークポイント例
外は３個のＣＰＵにおける仮想タイムにて同じ点で生じ
る。同様に、全てのそのような内部例外は、本来仮想タ
イムに同期して生じる。例えば、ＴＬＢ例外は本来同期
する内部例外である。ＴＬＢ例外は仮想ページ数がＴＬ
Ｂ８３のどのエントリにも適合しないために生じる。ア
ドレスを解釈するということが（ブレークポイント例外
におけるように正確に）単に命令ストリームの機能なの
で、解釈は、本来仮想タイムに同期する。ＴＬＢ例外が
仮想タイムに同期することを確実にするために、ＴＬＢ
８３の状態は全３個のＣＰＵＩＩ、１２．１３において
同一でなければならず、これは、ＴＬＢ８３がソフトウ
ェアだけによって変更できるので、保証される。再び、
全ＣＰＵが同じ命令ストリームを実行するので、ＴＬＢ
８３の状態は常に仮想タイムに同期して変化される。そ
うして、−殻内経験則として、もし行動がソフトウェア
により実行されるなら、その行動は仮想タイムに同期し
ている。もし行動がサイクルカウンタを用いないハード
ウェアにより実行されるなら、その行動は一般にリアル
タイムに同期である。 外部の例外は、本来仮想タイムに同期していない。Ｉ１
０装置２６．２７又は２８は、３個のＣＰＵＩＩ、１２
、及び１３の仮想タイムについて情報を有しない。従っ
て、Ｉ１０装置によって発生される全ての割り込みは、
以下に説明するように、ＣＰＵに示される前に仮想タイ
ムに同期されなければならない。浮動点例外は、浮動点
コプロセッサ４６がＣＰＵ内でマイクロプロセッサ４０
に堅く結合されるので、Ｉ１０装置割り込みと異なって
いる。 外部装置は、３個のＣＰＵを１つの論理的プロセッサと
して見て、ＣＰＵ間の同期や同期の欠乏についての情報
を有しない。従って、外部割り込みは、各ＣＰＵの個々
の命令ストリーム（仮想タイム）と同期である割り込み
を生成することが出来ない。どのような種類の同期も無
ければ、もしある外部装置がリアルタイム１．の時間に
割り込みを駆動し、その割り込みがその時間に全ＣＰＵ
に直接水されるならば、３個のＣＰＵは、異なった命令
で例外トラップをとり、３個のＣＰＵのアクセプトされ
ない状態が生じる。これは、リアルタイムに同期である
が仮想タイムに同期しないイベント（割り込みの主張）
の例である。 複数の割り込みは、第１図から第３図までのシステムに
おいて、割り込みについて分散されたポートを実行し、
決定されたサイクル計数でプロセッサに割り込みを示す
ことにより、仮想タイムに同期する。第１３図は、第２
図の割り込み同期論理回路６５のより詳細なブロック図
を示す。各ＣＰＵは、モジュール１４又は１５から生じ
るライン６９又は７０からの外部割り込みを捕捉する分
配器１３５を含む。この捕捉はあらかじめ決定されたサ
イクル計数で、例えばカウンタ７１から入力ラインＣＣ
−４上で信号が出力される計数−４で起こる。捕捉され
た割り込みは、０２０間バス１８を介して他の２個のＣ
ＰＵへ分配される。これらの分配された割り込みは、未
決定割り込みと呼ばれる。各ＣＰＵＩＩ、１２．１３か
ら１個の３個の未決定割り込みがある。ポータ回路１３
６は、未決定割り込みを捕捉出力、全ＣＰＵが外部割り
込み要求を受信したかを確認するポートを行う。 （サイクルカウンタ７１で検出される）あらかじめ決定
されたサイクル計数で、この例では入力ラインＣＧ−８
により受け取られたサイクル８で、割り込みポータ１３
６は、ライン１３７とバス５５と４３を介して各マイク
ロプロセッサ４０の割り込みビンに割り込みを示す。割
り込みを示すために用いられるサイクル計数があらかじ
め決定されているので、全マイクロプロセッサ４０は、
同じサイクル計数で割り込みを受け取り、こうして、割
り込みが仮想タイムに同期されている。 第１４図は、仮想タイムに対して割り込みを同期するた
めのイベントのシーケンスを示す。ＣＰＵ−Ａ、ＣＰＵ
−Ｂ及びＣＰＵ−Ｃと示された行は、リアルタイムでの
１点での各ＣＰＵのカウンタ７１におけるサイクル計数
を示す。ＩＲＱ Ａ ＰＥＮＤＩＮＧ、ＩＲＱ
Ｂ ＰＥＮＤＩＮＧ及びＩＲＱ Ｂ、ＰＥＮＤＩＮ
Ｇと示された行は、ポータ１３６の入カヘＣＰＵ間バス
１８を介して結合される割り込みの状態を示す（ｌは、
未決定ビットがセットされていることを意味する）。Ｉ
ＲＱＡ、ＩＲＱ Ｂ、及びＩＲＱＣと示された行は、
マイクロプロセッサ４０の割り込み入力ビンの状態（ラ
イン１３７の信号）を示し、ここで１は割り込みが入力
ビンに存在することを意味する。 第１４図で、外部の割り込み（ＥＸ ＩＲＱ）は、１
、でライン６９に主張される。もし割り込み分配器１３
５が割り込みを捕捉し、０２０間バス１８にサイクル計
数４で分配するならば、ＩＲＱＣＰＥＮＤＩＮＧは時間
１．でｌになり、ＩＲＱ Ｂ ＰＥＮＤＩＮＧは時
間ｔ２で１になり、ＩＲＱ Ａ ＰＥＮＤＩＮＧは
時間ｔ、でｌになる。もし割り込みポータ１３６がサイ
クル計数８で割り込み未決定ビットをポートするならば
、ＩＲＱ Ｃは時間ｔ、でｌになり、ＩＲＱ Ｂは
時間ｔ６で１になり、ＩＲＱ Ｃは時間ｔ、で１にな
る。その結果、割り込みは、リアルタイムでは異なった
点であるが仮想タイムでは同一の点（すなわちサイクル
計数８）でＣＰＵに示される。 第１５図に、第１４図に示されたアルゴリズムを必要と
するシナリオを変更して示す。ここではサイクルカウン
タ７１がモジューロ８カウンタにより表されることに注
意する。外部割り込み（ＥＸ ＩＲＱ）は時間ｔ、で
主張される。割り込み分配器１３５はこの割り込みを捕
捉し、サイクル計数４で０２０間バス１８に割り込みを
分配する。 ＣＰＵ−ＢとＣＰＵ−Ｃが時間ｔ３の前にサイクル計数
を実行しているので、その割り込み分配器は外部割り込
みを捕捉することができない。しかし、ＣＰＵ−Ａは時
間ｔ、の前にサイクル計数を実行する。その結果、ＣＰ
Ｕ−Ａは時間ｔ４で外部割り込みを捕捉して分配する。 しかし、もし割り込みポータ１３６がサイクル計数７で
割り込み未決定ビットを捕捉してボートするならば、Ｃ
ＰＵ−Ａの割り込みボータ１３６は、他の２個の割り込
み未決定ビットがセットされていないとき、時間ｔ７で
ＩＲＱ Ａ ＰＥＮＤ信号を捕捉する。ＣＰＵ−Ａ
の割り込みボータ１３６は全てのＣＰＵが外部割り込み
を分配していないことを認識し、捕捉された割り込み未
決定ビットを保持レジスタ１３８に出力されて格納され
る。ＣＰＵ−ＢとＣＰＵ−Ｃの割り込みボータ１３６は
単独の割り込み未決定ビットをそれぞれ時間１．とｔ４
に捕捉する。ＣＰＵ−Ａの割り込みボータのように、こ
れらのボータは、全ての割り込み未決定ビットがセット
されていないことを認識し、こうして、セットされた単
独の割り込み未決定ビットが保持レジスタ１３８に出力
されて格納される。各ＣＰＵのサイクルカウンタ７１は
、サイクル計数７に達するとき、ロールオーバーし、サ
イクル計数０で計数を開始する。外部割り込みはまだ主
張されているので、ＣＰＵ−ＢとＣＰＵ−Ｃの割り込み
分配器１３５は、それぞれ時間ｔ１゜とｔ、で外部割り
込みを捕捉する。これらの時間は、サイクル計数が４に
等しくなったときに対応する。時間ｔｌ！で、ＣＰＵ−
Ｃの割り込みボータは、０２０間バス１８に割り込み未
決定ビットを捕捉する。ボータ１３６は、全Ｃ外部割り
込みを捕捉して分配することを決定し、プロセッサチッ
プ４０に割り込みを示す。時間【１３と時間ｔ’ｓに、
ＣＰ Ｕ−ＢとＣＰＵ−Ａの割り込みボータ１３６は、
割り込み未決定ビットを捕捉し、割り込みをプロセッサ
チップ４０に示す。その結果、全プロセッサチップが同
じ命令で外部割り込み要求を受信したことになり、保持
レジスタに保存されていた情報は必要で無くなる。 〈保持レジスタ〉 第１５図に関して上述に示された割り込みシナリオにお
いて、ボータ１３６は、若干のステート割り込み情報を
保存するために保持レジスタ１３８を使用する。特に、
保存されたステートは、全ＣＰＵでなくいくつかのＣＰ
Ｕが外部割り込みを捕捉し分配したことであった。もし
システムが（第１５図の状況のように）どんな故障もし
無い場合は、前の例に示したように、外部割り込みが保
持レジスタの使用なしに仮想タイムに同期出来るので、
このステート情報は必要でない。アルゴルズムは、割り
込みボータ１３６が割り込み未決定ビットをあらかじめ
決定されたサイクル計数で捕えボートすることである。 全ての割り込み未決定ビットが主張されるとき、割り込
みは、そのあらかじめ決定されたサイクル計数でプロセ
ッサチップ◆こ示される。第１５図の例において、割り
込みはサイクル計数７でボートされた。 第１５図を参照して、もしｃ ｐ ｕ−ｃが誤りをし、
誤りモードが割り込み分配器１３５が正しく機能しない
ようなものであれば、このとき、もしプロセッサチップ
４０に割り込みを示す前に全割り込み未決定ビットがセ
ットされるまで割り込みボータ１３６が待つならば、そ
の結果、割り込みは示されるようになることは無い。こ
うして、ただ１個のＣＰＵのただ１個の誤りが全ＣＦ’
Ｕについての全体の割り込みのチェーンを機能できない
ようにする。 保持レジスタ１３８は、最後の割り込みボートサイクル
が全部ではないが少なくとも１個の割り込み未決定ビッ
トを捕捉したことをボータ１３６が知るメカニズムを提
供する。割り込みボートサイクルは、割り込みボータが
割り込み未決定ビットを捕捉しボートするサイクル計数
で起こる。数個の割り込み未決定ビットがセットされる
結果となる２つだけのシナリオがある。１つは、第１５
図に関連して示された示されたシナリオであって、ここ
では、外部割り込みは、あるＣＰＵの割り込み分配サイ
クルの前であるがその他のＣＰＵの割り込み分配サイク
ルの後に主張される。ｖｇ２のシナリオでは、少なくと
も１個のＣＰＵが、割り込み分配器をディスエーブルに
するような誤りをする。もし数個の割り込み未決定ビッ
トだけが割り込みボートサイクルでセットされる理由が
第１のシナリオであるならば、割り込みボータは、全割
り込み未決定ビットが次の割り込みボートサイクルでセ
ットされることが保証される。従って、もし保持レジス
タがセットされていて全部でない割り込み未決定ビット
がセットされていることを割り込みボータが発見するな
らば、エラーが１個以上のＣＰＵに存在するはずである
。これは、各ＣＰＵの保持レジスタ１３８が割り込みサ
ービス時にクリアされることを仮定する。そのため、保
持レジスタの状態は割り込み未決定ビットについての新
鮮でない状態を表さない。エラーの場合、割り込みボー
タ１３６は、プロセッサチップ４０に割り込みを示すこ
とができ、同時に、エラーが割り込み同期論理回路によ
って検出されたことを示す。 割り込みボータ１３６は、実際にはどんなボーティング
もせず、その代わり割り込み未決定ビットと保持レジス
タ１３７の状態を検査して、プロセッサチップ４０に割
り込みを示すか否かと割り込み論理回路にエラーを示す
か否かを決定するだけである。 くモジューロサイクルカウンタ〉 第１５図の割り込み同期の例は、割り込みカウンタをモ
ジューロＮカウンタ（例えばモジューロ８カウンタ）と
して表した。モジューロＮサイクルカウンタの使用は、
割り込みボートサイクルの概念を可能にすることにより
、割り込みボーティングアルゴリズムの説明を簡単にし
た。モジューロＮサイクルカウンタを使用すると、割り
込みボートサイクルは、０とＮ−１（Ｎはサイクルカウ
ンタのモジューロである）の間にある単独のサイクル計
数として説明できる。サイクルカウンタのどんな数も割
り込みボートサイクルのために選択でき、サイクル計数
は、Ｎサイクル計数毎に起こることが保証される。モジ
ューロ８カウンタに対して第１５図に示されるように、
割り込みボートサイクルは８計数毎に起こる。割り込み
ボートサイクルは、モジューロＮサイクルカウンタの周
期的性質を説明するためにだけここで用いられる。 モジューロＮサイクルカウンタの特定のサイクル計数に
キーとなるどのイベントもＮサイクル計数毎に起こるこ
とが保証される。明らかに、不定数（すなわち非反復性
カウンタ７１）は使用できない。 Ｎの値は、システムに正の効果を持つシステムパラメー
タを最大にし、システムに負の効果を持つシステムパラ
メータを最小にするように選択される。まず、いくつか
のパラメータが示される。 Ｃ７とＣ４は、それぞれ、割り込みボートサイクルと割
り込み分配サイクルである（第１３図の回路では、これ
らはそれぞれＣＧ−８とＣＣ−４である）。ＣＧ−８と
ＣＧ−４の値は、０とＮ−１（Ｎはサイクルカウンタの
モジューロである）の間の範囲にあらねばならない。Ｄ
＋＋＋ ａ ｗは、同期論理回路によって許容され得
る３個のプロセッサＣＰＵ−Ａ。 ＣＰＵ−Ｂ及びｃｐｕ−ｃの間のサイクル計数ドリフト
の最大量である。このプロセッサドリフトは、リアルタ
イムの１点で各ＣＰＵからサイクルカウンタ７１のスナ
ップショットをとることにより決定される。ドリフトは
、最も遅いＣＰＵのサイクル計数を最速のＣＰＵのサイ
クル計数から差し引くこと（モジューロＮ減算としてな
される）により計算される。Ｄ ｍ ａ ｗの値は、Ｎ
とＣ，と０４の関数として表される。 まず、Ｄ□、は、差Ｃ，−Ｃ，の関数として表される。 ここに、差演算はモジューロＮ減算として実行される。 これは、Ｉ）＋＋＋ａｍを最大にするＣ１とＣ４の値を
選択することを可能にする。第１６図のシナリオを参照
し、Ｃ１−８とＣ４−９を仮定する。 第１６図から、プロセッサドリフトはＤ□ヨー４である
と計算出来る。ライン６９の外部割り込みは、時間ｔ、
で主張される。この場合、ＣＰ Ｕ−Ｂは、時間【、で
割り込みを捕捉し分配する。このシナリオは、前に示さ
れた割り込み同期アルゴリズムとつじつまが合わない。 なぜなら、ＣＰＵ−Ａが割り込み分配サイクルを行った
前にＣＰＵ−Ｂがその割り込みボートサイクルを実行す
るからである。このシナリオの欠陥は、Ｃ１とＣ４の差
よりも更に離れてドリフトすることである。この関係は
、形式的に次のように書くことができる。 方程式（１） Ｃｖ Ｃａ （０６６ｗ−ｅここ
に、ｅは、ＣＰＵ間バス１８に伝達される割り込み未決
定ビットのために必要な時間である。 前の例では、ｅはＯと仮定されていた。壁時計の時間が
クロックサイクル（ランサイクル）のインクリメントで
量子化されているので、ｅも量子化出来る。こうして、
次の式が得られる。。 方程式（２） ｃｖ−ｃ、＜ Ｄ、、、、−１ここ
に、Ｄ７．９は、サイクル計数の整数値として表される
。 次に、最大のドリフトがＮの関数として表すことができ
る。第１７図は、Ｎ−４でプロセッサドリフトＤ−３の
場合のシナリオを示す。Ｃａ −０と仮定する。各プロ
セッサのサイクル計数０における減算は、命令サイクル
計数の商の部分（Ｑ）を表す。サイクル計数がいまモジ
ューロＮにて示されるので、サイクルカウンタの値は、
Ｉ／Ｎ（１は、時間ｔ０以来実行された命令数である）
の剰余である。命令サイクル計数のＱは、Ｉ／Ｎの整数
部分である。もし外部割り込みが時間ｔ、に主張される
ならば、ＣＰＵ−Ａは、時間り、に割り込みを捕え分配
し、ＣＰＵ−Ｂは、時間ｔ、に割り込み分配サイクルを
実行する。ＣＰ Ｕ−Ａに対する割り込み分配サイクル
がＱ−１でありＣＰＵ−Ｂに対する割り込み分配サイク
ルがＱ−２であるので、これは問題を示す。同期論理回
路は、問題が無いかのように続行し、こうして等しいサ
イクル計数でプロセッサに割り込みを示す。しかし、各
プロセッサのＱは異なっているので、割り込みは異なっ
た命令で複数のプロセッサに示される。従って、Ｎの関
数としてのＤｌｌ、の関係は次式で表される。 方程式（３） Ｎ／２ ＞ ｎ、、。 ここに、Ｎは偶数であり、Ｄ、、、はサイクル計数の整
数として表される。ここで、方程式（２）と（３）は共
に標本化理論におけるナイキストの定理に等価であるこ
とを示すことができる。方程式（２）と（３）とを結合
することによって次式を得る。 方程式（４） ｃ、−ｃａ ＜ Ｎ／２−１ここ
に、Ｎの与えられた値に対してＣ９とＣ４の最適の値が
選択できる。 上述の全方程式は、Ｎが出来るだけ大きくあるべきであ
るこ、とを示唆する。Ｎを小さくさせようとする唯一の
因子は、割り込みの潜在である。割り込みの潜在は、ラ
イン６９での外部割り込みの主張とライン１３７でのマ
イクロプロセッサチップへの割り込みの提示との間の時
間間隔である。 どのプロセッサが割り込みの潜在を決定するために使用
されるべきかは明快な選択でない。３個のマイクロプロ
セッサは、クロック源における結晶発振子におけるわず
かな違いや他の因子のために異なった速度で動作する。 最も高速のプロセッサと、最も遅いプロセッサと、その
他のプロセッサがある。システムの性能は最も遅いプロ
セッサの性能によって最終的に決定されるので、最も遅
いプロセッサに関して割り込みの潜在を定義することは
合理的である。最大の割り込みの潜在は、方程式（５）
Ｌ３．、− ２Ｎ−１ であり、ここに、Ｌ、１．は、サイクル計数で表された
最大の割り込みの潜在である。最大の割り込みの潜在は
、最速のプロセッサの割り込み分配サイクルＣ４の後で
あるが最も遅いプロセッサの割り込み分配サイクルＣ４
の前に外部割り込みが主張されたときに、最大の割り込
みの潜在が起こる。 平均の割り込みの潜在の計算は、最速のプロセッサの割
り込み分配サイクルの後でかつ最も遅いプロセッサの割
り込み分配サイクルの前に外部割り込みが起こる確率に
依存するので、さらに複雑である。この確率は、多数の
外部因子によって順番に決定されるプロセッサ間のドリ
フトに依存する。 もしこれらの確率がＯであるならば、平均の潜在は次の
式で表される。 方程式（６） Ｌ、、、＝Ｎ／２ （ｃ，ＣＪこれ
らの関係式を用いて、Ｎ、Ｃ，、及びＣ４の値が、Ｄや
１．と割り込みの潜在とに対するシステムの要請を使用
して決定される。例えば、Ｎ−１２８、（ｃ，−Ｃ，）
−１０，Ｌ、、、−７４又は約４゜４マイクロ秒（スト
ールサイクルなしで）を選択する。４ビツト（４つの２
進ステージ）７１ａが割り込み同期カウンタとして使用
され、分配出力とポート出力が説明したようにＣＣ−４
とＣＧ−８にある好ましい実施例を用いて、Ｎ−１５，
Ｃ。 −８，Ｃｄ−４であることが分かり、そうして、Ｌ、、
、−１６／２＋ （８−４）−１２サイクルすなわち０
．７ミリ秒である。 くローカルメモリのためのりフレッシュ制御〉リフレッ
シュカウンタ７２は、カウンタ７１と７１ａがまさに計
数するのと同様に、（マシンサイクルでなく）非ストー
ルサイクルを計数する。 目的は、リアルタイムよりはむしろ仮想タイムで測定し
て、同じサイクル計数で各ＣＰＵにリフレッシュサイク
ルを導入ことである。好ましくは、各ＣＰＵは、命令ス
トリームにおいて他のＣＰＵと同じ点でリフレッシュサ
イクルを課する。ローカルメモリ１６のＤＲＡＭは、グ
ローバルなメモリについて上述したように８ｍｓ ｅ
ｃ毎に５１２サイクルの周期でリフレッシュされねばな
らない。 こうして、カウンタ７２は、５１２の１行をアドレスし
て、１５ｍｓ ｅ ｃ毎に１回ＤＲＡＭＩ ６ｉこりフ
レッシュコマンドを出力しなければならない。 もしメモリ動作がリフレッシュの間に要求されたならば
、リフレッシュが終了するまでビジ一応答が生じる。し
かし、各ＣＰＵにそれ自身のローカルメモリのリフレッ
シュをリアルタイムで他のＣＰＵに独立に処理させるこ
とは、ＣＰＵを同期から外れさせ、従って、余分な制御
が必要になる。 例えば、もし丁度除算命令が始まるようにリフレッシュ
モードがエンターされるならば、タイミングは、１個の
ＣＰＵが他のＣＰＵより２クロツクだけ長くかかるよう
なタイミングになる。又は、もし割り込み可能でないシ
ーケンスがより高速なＣＰＵによりエンターされ他のＣ
ＰＵがこのルーチンにエンターする前にリフレッシュに
入るならば、ＣＰＵは、相互に離れていく。しかし、こ
れらの問題のいくつかを避けるためのサイクルカウンタ
７１を（リアルタイムの代わりに）使用することは、ス
トールサイクルが計数されないことを、意味する。そし
て、もしルーズに入って多くのストールを生じさせるな
らば（７対ｌのストールサイクルを生じさせることが可
能ならば）、周期が１５ｍ５ｅｃの数値から著しく減少
されないならば、リフレッシュの仕様に合わず、性能を
劣化させる。 この理由のために、第２図に示されるように、ストール
サイクルは第２カウンタ７２ａでも計数され、このカウ
ンタがリフレッシュカウンタ７２で計数されるのと同じ
数に達する毎に、追加のリフレッシュサイクルが導入さ
れる。例えば、リフレッシュカウンタ７２は、カウンタ
７１と歩調を合わせて、２１すなわち２５６ランサイク
ルを計数し、オーバーフローのときにリフレッシュ信号
が制御バス４３を介して出力される。一方、カウンタ７
２ａは、（ラン＃信号とクロック１７に応答して）２８
ストールサイクルを計数し、オーバーフローする毎に第
２カウンタ７２ａがインクリメントされる（カウンタ７
２ｂは単に８ビツトカウンタ７２ａのためのビット９か
ら１１であってもよい）。 そうして、リフレッシュモードが最後にエンターされ、
ＣＰＵはカウンタレジスタ７２ｂの数によって示される
多数の追加のりフレッシュを行う。こうして、もし長期
間のストールインテンシブな実行が起こるならば、リフ
レッシュの平均数は、１５マイクロ秒毎に１つの範囲内
にあり、もし７Ｘ２５６までのストールサイクルが介在
されるならば、最後にリフレッシュモードに行くときに
リフレッシュされた行の数が名目上のリフレッシュ速度
まで追い付くので、リフレッシュサイクルを任意に短く
することにより性能の劣化はない。 〈メモリ管理〉 第１図から第３図までのＣＰＵＩＩ、１２、及び１３は
、第１８図に図示されるように組織されたメモリ空間を
備える。ローカルメモリ１６が８Ｍバイトであり、グロ
ーバルメモリ１４又は１５が３２Ｍバイトである例を用
いて、ローカルメモリ１６が、キャシュすなわち別のメ
モリ空間であるよりはむしろ、ＣＰＵメモリアクセス空
間の同じ連続的な０から４０Ｍバイトまでのマツプの一
部である。０から８Ｍバイトまでの部分を（３個のｃｐ
ｕモジュールで）３重化し、８から４０Ｍバイト部分を
２重化しているが、論理的には単に１つの０から４０Ｍ
バイトまでの物理アドレス空間があるだけである。バス
５４で８Ｍバイトを越えたアドレスは、バスインターフ
ェース５６にメモリモジュール１４と１５に要求をさせ
るが、１しかし、８Ｍバイト以下のアドレスは、ＣＰＵ
モジュールそれ自身内でローカルメモリ１６４こアクセ
スする。性能は、ローカルメモリ１６で実行されるアプ
リケーションにより使用されるメモリをより多く配置す
ることにより改善される。そして、もしメモリチップが
高密度でより低コストでより高速で利用できるならば、
追加のローカルメモリが、追加のグローバルメモリと同
様に付加される。例えば、ローカルメモリが３２Ｍバイ
トであって、グローバルメモリが１２８Ｍバイトであっ
てもよい。一方、非常に低コストのシステムが必要なら
ば、性能は主要な決定的なファクタではなく、システム
は、ローカルメモリなしに動作でき、そのような構成で
は性能の不利益が高いけれども、すべてのメインメモリ
はグローバルメモリエリア（メモリモジュール１４と１
５）である。 第１８図のマツプのローカルメモリ部分１４１の内容は
、３個のＣＰＵＩＩ、１２及び１３における内容と同一
である。同様に、２個のメモリモジュール１４と１５は
、どの与えられた瞬間でもその空間１４２内の同じデー
タを全く同様に含む。 ローカルメモリ部分１４１内にはＵＮＩＸオペレーティ
ングシステムのための核１４３（′：Ｉ−ド）が格納さ
れ、このエリアは、各ＣＰＵのローカルメモリ１６の固
定された部分内に物理的にマツピングされる。同様に、
核データは、各ローカルメモリ１６の固定されたエリア
１４１に割り当てられる。ブートアップの時を除いて、
これらのブロックは、グローバルメモリ又はディスクへ
、又はグローバルメモリ又はディスクから交換されない
。 ローカルメモリの他の部分１４５は、ユーザプログラム
（及びデータ）のページのために使用され、これらのペ
ージは、オペレーティングシステムの制御の下にグロー
バルメモリ１４と１５のエリア１４６に交換される。グ
ローバルメモリエリア１４２は、エリア１４６における
ユーザーページのためのステージングエリア（ｓｔａｇ
ｉｎｇ ａｒｅａ）として、またエリア１４７における
ディスクバッファとして使用される。もし全ＣＰＵが１
ブロツクのデータのライトを行うコード又はローカルメ
モリ１６からディスク１４８へのコードを実行するなら
ば、ディスクバッファエリア１４７にコピーをするため
の時間はＩ１０プロセッサ２６と２７に直接にそしてＩ
１０コントローラ３０を介してディスク１４８にコピー
をする時間に比べて無視できるので、シーケンスは、そ
の代わりディスクバッファエリア１４７にライトを行う
ことである。次に、全ＣＰＵが他のコードの実行を進め
る間に、このディスクにライトをする動作が行われて、
゛全ＣＰＵに対してトランスペアレントに、そのブロッ
クをエリア１４７からディスク１４ｇへ移動する。 同様な方法で、グローバルメモリエリア１４６は、ディ
スク以外のＩ１０アクセス（例えばビデオ）の同様な処
理のために、Ｉ１０ステージングエリア１４９を含んで
マツピングされる。 、ｊ第１８図の物理的メモリマツ
プは、各ＣＰＵ内のプロセッサ４０の仮想メモリ管理シ
ステムと関連する。第１９図は、実施例において使用さ
れたＲ２０００プロセツサチツプの仮想アドレスマツプ
を図示する。しかしながら、ページングと保護メカニズ
ムを備えた仮想メカニズム管理を支持する他のプロセッ
サチップが対応する特徴を備えるであろうことが理解さ
れる。 第１９図において、２つの別々の２Ｇバイトの管理アド
レス空間１５０と１５１が図示される。 プロセッサ４０は、２つのモード、ユーザーモードと核
モード、の１つで動作する。当該プロセッサはただ、ユ
ーザーモードにおいてエリア１５０をアクセスでき、も
しくは核モードにおいて両エリア１５０と１５１をアク
セスすることができる。 核モードは、多くの計算機に備えられている監視モード
と同類である。プロセッサ４０は、例外が検出されてモ
ードを核モードに強いるまでは、通常はユーザーモード
で動作するように構成され、ここで、例外からのりスト
ア（ＲＦＥ）命令が実行されるまで核モードにとどまる
。メモリアドレスが翻訳されすなわちマツピングされる
方法は、マイクロプロセッサのオペレーティングモード
に依存し、これはスティタスレジスタの１ビツトによっ
て定義される。ユーザーモードにあるときに、２Ｇバイ
トの’ｋｕｓｅｇ″として参照される単独の−様な仮想
アドレス空間１５０を利用できる。 各仮想アドレスはまた、最大６４個のユーザープロセス
のための一義的仮想アドレスを形成するために、６ビツ
トのプロセスアイデンティファイア（ＰＩＤ）フィール
ドを用いて拡張される。ユーザーモードにおけるこのセ
グメント１５０までのすべての参照は、ＴＬＢ８３を介
してマツピングされ、キャシュ１４４と１４５の使用は
、 ”ｌ”ＬＢエントリにおける各ページエントリのた
めのビットセツティングによって決定される。すなわち
、あるページは、キャシュ可能で有り得るし、あるペー
ジはプログラマによって特定されるのでキャシュ可能で
ない。 核モードにあるとき、仮想メモリ空間は、第１９図の両
エリア１５０と１５１を含む。この空間は、４つの別々
のセグメントｋｕ３６ｇエリア１５０、ｋｓｅｇｏエリ
ア１５２、ｋｓｅｇｌＪ−リア１５３及びｌ（ｓｅｇ２
エリア１５４ををする。 核モードのためのｋｕｓｅｇエリア１５０のセグメント
は、ユーザーモードの”ｋｕｓｅｇ”エリアに対応して
２Ｇバイトのサイズを有する。従って、核モードにおい
て、プロセッサはまさにユーザーモードの参照における
ようにこのセグメントに対して参照を行って、ユーザー
データへの核アクセスを能率化する。ｋｕｓｅｇエリア
１５０は、ユーザーコードとユーザーデータを保持する
ために使用される。しかし、オペレーティングシステム
は、しばしばこの同じコード又はデータを参照すること
を必要とする。上記ｋｓｅｇＯエリア１５２は、物理的
アドレス空間の初めの５１２Ｍバイトに直接にマツピン
グされる５１２Ｍバイトの核物理的アドレス空間であり
、キャシュされるが、ＴＬＢ８３を使用しない。このセ
グメントは、核実行可能コードとある核データのためζ
；使用され、ローカルメモリ１６内に第１８図のエリア
１４３によって表される。上記ｋｓｅｇｌエリア１５３
は、ｋｓｅｇｏエリアと同様に、物理的アドレス空間の
初めの５１２Ｍバイトに直接にマツピングされ、キャシ
ュされず、ＴＬＢエントリを用いない。ｋｓｅｇｌエリ
アは、キャシュされないことだけがｋｓｅｇｏエリアと
異なる。ｋｓｅｇｌエリアは、■１０レジスタ、ＲＯＭ
コード及びディスクバッファのためのオペレーティング
システムによって使用され、第１８図の物理的マツプの
エリア１４７と１４９に対応する。ｋｓｅｇ２エリア１
５４は、ＩＧバイトの空間であり、ｋｕｓｅｇエリアの
ように、キャシュを用い又は用いずに、任意の物理的ア
ドレスに仮想アドレスをマツピングするためのＴＬＢ８
３エントリを使用する。このｋｓｅｇ２エリアは、ユー
ザーモードにおいてアクセスできず、核モードにおいて
のみアクセスできるということだけが、ｋ、ｕｓｅｇエ
リア１５０と異なる。オペレーティングシステムは、ユ
ーザーページテーブル（メモリマツプ）のためと動的に
割り当てられるデータエリアのために、ｑンテキストス
イッチに再びマツピングしなければならないスタックと
バープロセスデータ（ｐｅｒ−ｐｒｏｃｅｓｓ ｄａｔ
ａ）のためにｋｓｅｇ２エリアを使用する。ｋｓｅｇ２
エリアは、全てか無かのアプローチを必要とするよりは
むしろ、パーページベーシス（ｐｅｒ ｐａｇｅ ｂａ
ｓｉｓ）への選択的キャシングとマツピングを可能にす
る。 マイクロプロセッサチップのレジスタ７６又はＰＣ８０
とバス８４での出力に発生される３２ビツトの仮想アド
レスは、第２０図に示される。ここで分かるように、ビ
ット０−１１は、第３図のバス４２でのアドレスの下位
１２ビツトとして無条件に使用されるオフセットであり
、ビット１２−３１は、ビット２９−３１がｋｕｓｅｇ
Ｊ−リア、ｋｓｅｇＯエリア、ｋｓｅｇｌエリア及びｋ
Ｓｅｇ２エリアの間で選択する仮想ページ数（ＶＰＮ）
である。現在実行中のプロセスのためのプロセスアイデ
ンティファイア（Ｐ Ｉ Ｄ）は、ＴＬＢによってもア
クセス可能なレジスタ内に格納される。・６４ビツトの
ＴＬＢエントリは、同様に第２０図に表され、ここで分
かるように、仮想アドレスからの２９ビツトＶＰＮは、
６４ビツトエントリのピッ）４４−６３に位置される２
０ビツトＶＰＮフイールドと比較され、一方、同時に、
ＰＩＤはビツト３８−４３と比較される。もし対の一方
が６４の６４ビツトＴＬＢエントリのいずれかに見いだ
されるならば、対となったエントリのビット１２−３１
でのページフレーム数ＰＦＮは、（他の基準が適合する
ことを仮定して）第３図のバス８２と４２を介した出力
として使用される。ＴＬＢエントリにおける他の１ビツ
トの値は、Ｎ、Ｄ、Ｖ及びＧを含む。ここで、Ｎはキャ
ッシュできない指標であり、もしセットされれば、ペー
ジはキャシュできず、プロセッサは、キャシュ４４又は
４５をまずアクセスする代わりにローカルメモリ又はグ
ローバルメモリをアクセスする。Ｄは、ライトプロテク
トビットであり、もしセットされれば、ロケーションが
「よごれ」ていて、従って、ライト可能であるが、もし
０ならば、ライト動作はトラップを起こすことを意味す
る。■ビットは、セットされれば、正当であることを意
味し、単に正当なビットを再セットするだけでＴＬＢエ
ントリをクリアできることを意味する。このＶビットは
、このシステムのページのスワツピング配置において、
ページがローカルメモリにあるかグローバルメモリにあ
るかを示すＩ；めに使用される。Ｇビットは、正当なＴ
ＬＢ翻訳のためのＰＩＤマツチの要請を無視するグロー
バルアクセスを許可するためにある。 装置コントローラ３０は、ローカルメモリに対してＤＭ
Ａを直接に行うことができない。従って、グローバルメ
モリは、ＤＭＡタイズのブロック転送（典型的にはディ
スク１４８などから）のためのステージングエリアとし
て使用される。ＣＰＵは、コントローラ（すなわちプロ
グラムされた■１０によって動作を開始しまた制御する
ために、コントローラ３０において直接に動作を実行す
ることができる。しかしながら、コントローラ３０は、
グローバルメモリに対するＤＭＡを除いて、ＤＭＡを行
うことができない。コントローラ３０は、ｖＭＥバス（
パス２８）マスクになることができ、Ｉ１０プロセッサ
２６又は２７を介してメモリモジュール１４と１５内の
グローバルメモリに直接にリード動作とライト動作を行
う。 グローバルメモリとローカルメモリ（及びディスク）と
の間のページのスワツピングは、ページ７オールトとエ
ージングプロセスとの一方によって開始される。プロセ
スが実行中でありグローバルメモリ又はディスクにある
ページから実行すること又はそのページからアクセスを
することを試みるときに、ページフォールトが生じる。 すなわち、ＴＬＢ８３は、ミスを示し、トラップが生じ
るであろう。従って、核のローレベルトラップコードが
ページのロケーションを示し、ページのスワツピングを
開始するためのルーチンがエンターされる。もし必要と
されるページがグローバルメモリ内にあるならば、一連
のコマンドがＤＭＡ：７ントローラに送られて、最も少
なく最近使用されたページをローカルメモリからグロブ
パルメモリに書き込み、その必要とされたページをグロ
ブパルメモリからローカルメモリに読む出す。もしその
ページがディスクにあるならば、コマンドとアドレス（
セクタ）が、ディスクに行ってそのページを得るために
ＣＰＵからコントローラ３０に書き込まれる。そして、
メモリ参照をするプロセスが一時停止される。ディスク
コントローラがデータを見付けそれを送信する用意がで
きたとき、メモリモジュールによって（ｃＰＵに到達せ
ずに）使用される割り込み信号が出力されて、グローバ
ルメモリにそのページを書き込むためにグローバルメモ
リへのＤＭＡをディスクコントローラが始めることを許
可する。終了したときは、ＣＰＬＴは割り込みされて、
ＤＭＡコントローラの制御の下にブロック転送を開始し
て、最も少なく使用されたページをローカルメモリから
グローバルメモリへスワツピングし、必要なページをロ
ーカルメモリへ読み込む。次に、元のプロセスが再び実
行（ラン）可能にされ、その状態は元に戻され、□元の
メモリ参照が再び生じ、ローカルメモリ内にその必要な
ページを見付ける。ページのスワツピングを開始するも
う１つのメカニズムは、エージングルーチンであり、こ
れにより、オペレーティングシステムは、各ページが最
近使用されたか否かについて又グローバルメモリへの押
し出しを被っていないページについてマークしながら周
期的にローカルメモリ内のページを通過していく。タス
クスイッチはそれ自身ページのスワツピングを開始しな
いが、その代わり、新しいページがページフォールトを
つくり始めたとき、ページは必要なだけスワツピングさ
れ、スワツピングのための候補は、最近は使用されてい
ないものである。 もしメモリ参照がなされＴＬＢミスが示されるが、しか
しＴＬＢミス例外から生じるページテーブルルックアッ
プがそのページがローカルメモリ内にあることを示すな
らば、このページがローカルメモリ内にあることを示す
ためにＴＬＢエントリがなされる。すなわち、プロセス
は、ＴＬＢミスが起こったときに例外をとり、（核デー
タ区分内の）ページテーブルに行き、テーブルエントリ
を見付け、ＴＬＢに対して書き込み、次に進むことが許
される。しかし、もしメモリ参照がＴＬＢミスを示し、
ページテープが、対応する物理アドレスが（８Ｍバイト
の物理アドレスを越えて）グローバルメモリ内にあるこ
とを示すならば、Ｉ’ＬＢエントリがこのページのため
に実行され、そして、プロセスが再び続くとき、プロセ
スは、前と同様にＴＬＢ内にページエントリを見いｔ（
す。さらに１つの例外は、正当なビットが０であって、
そのページが物理的にローカルメモリ内にないことを示
すために採られる。そして、このときは、例外は、グロ
ーバルメモリからローカルメモリにページをスワツピン
グするルーチンをｐテドし、そして実行が進むことがで
きる。第３の状況で（よ、もしページテーブルが、メモ
リ参照のためのアドレスがローカルメモリやグローバル
メモリ内に無くディスクにあることを示すならば、シス
テムは、上に示されたように動作し、すなわち、プロセ
スはランキュー（ｒｕｎ ｑｕｅｕｅ）を去り、スリー
ブキュ（ｓｌｅｅｐ ｑｕｅｕｅ）に入り、ディスク要
求がなされ、ディスクがそのページをグローバルメモリ
に転送しコマンド完了割り込み信号を出力したとき、ペ
ージがグローバルメモリからローカルメモリへスワツピ
ングされ、ＴＬＢは更新され、次にプロセスは再び実行
できる。 〈プライベートメモリ〉 メモリモジュール１４と１５は同じ位置に同じデータを
格納でき、全３個のｃｐｔｒｌｌ、１２及び１３はこれ
らのメモリモジュールに対して等しいアクセスを行うが
、各メモリモジュールにはプライベートメモリとしてソ
フトウェア制御のもとで割り当てられた小さなエリアが
ある。例えば、第２１図に図示されるように、メモリモ
ジュール位置のマツプのエリア１５５は、プライベート
メモリエリアとして呼ばれ、全ＣＰＵが［プライベート
メモリライトココマンドをバス５９に出力したときにの
みライト可能である。実施例では、プライベートメモリ
エリア１５５は、各ＣＰＵモジュールのバスインターフ
ェース５６のレジスタ１５６に含まれるアドレスで出発
する４にのべ〒ジである。この出発アドレスは、ＣＰＵ
によってこのレジスタ１５６に書き込むことによってソ
フトウェア制御のもとて変更できる。プライベートメモ
リエリア１５５は、さらに３個のＣＰＵの間で分割され
る。ＣＰＵ−ＡだけがエリアＬ５５＝ａに書き込むこと
ができ、ＣＰＵ−Ｂだけがエリア１５５ｂに書く込むこ
とができ、ＣＰＵ−Ｃだけがエリア１５５ｃに書く込む
ことができる。バス５７の１つのコマンド信号は、動作
がプライベートライトであることをメモリモジュール１
４と１５に知らせるために、バスインターフェース５６
によってセットされる。そして、これは、ストア命令か
らプロセッサ４０によって発生されたアドレスに対応し
てセットされる。アドレスのビット（およびライトコマ
ンド）は、（バスアドレスをレジスタ１５６の内容に比
較する）バスインターフェース内のデコーダ１５７によ
って検出され、バス５７に対する「プライベートメモリ
ライト丁コマンドを発生するために使用される。メモリ
モジュールでは、ライトコマンドがレジスタ９４．９５
及び９６で検出され、アドレスとコマンドが全てボート
回路１００によって良好（すなわち一致している）とポ
ートされたとき、制御回路１００は、ただ１個のＣＰＵ
からのデータをバス１０１へと通すことを許可し、これ
は、全ＣＰＵからのアドレスの２ビツトによって決定さ
れる。このプライベートライトの間に、全３個のＣＰＵ
は、バス５７に同じアドレスを示すが、バス５８に異な
ったデータを示す（この異なったデータは、例えばＣＰ
Ｕへのステートキューである）。メモリモジュールは、
アドレスとコマンドをボートし、アドレスバスに見られ
たアドレスフィールドの部分によって基づいてただ１個
のＣＰＵからデータを選択する。ＣＰＵがデータをボー
トすることを可能にするため、全３個のＣＰＵは、両メ
モリモジュール１４と１５内へ、ＣＰＵに一義的なステ
ート情報の３個のプライベートライト動作（バス２１１
２２．２３に３個のライト動作がある）を行う。各ライ
ト動作の間に、各ＣＰＵは、一義的データを送信するが
、ただ１個だけが各時間にアクセプトされる。それで、
全３個のＣＰＵによって実行されるソフトウェアシーケ
ンスは、（１）ロケーション１５５ａにストア、（２）
ロケーション１５５ｂにストア、（３）ロケーション１
５５ｃにストアである。しかしながら、ただ１個のＣＰ
Ｕからのデータが実際には各時間に書き込まれ、そのデ
ータはボートされない。なぜならば、異なっており又は
異る可能性があり、そしてボートされるならばフォール
トを示す可能性があるからである。 次に、全ＣＰＵは、全３個のロケーション１５５ａ、１
５５ｂ、１５５ｃを読んで、ソフトウェアによりこのデ
ータを比較することによってデテタボートすることがで
きる。このタイプの動作は、例えば診断に又は原因レジ
スタ（ｃａｕｓｅ ｒｅｇｉｓｔｅｒ）データをボート
するための割り込みにおいて使用される。 プライベートライトのメカニズムは、７オールト検出と
回復において使用される。例えば、もし全ＣＰＵがメモ
リリード要求をするときにバスエラー（メモリモジュー
ル１４又は１５が？くラドスティタス（ｂＢｄ ５ｔａ
ｔｕｓ）をライン３３−１または３３−２に戻すような
とき）を検出するような場合セある。この点で、ＣＰＵ
は、他のＣＰＵがメモリモジュールから同じスティタス
を受け取っているか否かを知らない。ＣＰＵが故障で有
り得るし、そのスティタス検出回路が故障で有り得るし
、あるいは、示されたように、メモリが故障で有り得る
。それで、故障を分離するために、上述のバスフォール
トルーチンがエンターされたときに、全３個のＣＰＵは
、前のリードの試みでメモリモジュールからまさに受信
したスティタス情報のプライベートライト動作を行う。 次に、全３個のＣＰＵは、他のＣＰＵが書き込んだもの
を読み出し、自分自身のメモリスティタス情報と比較す
る。もしそれらが一致するならば、メモリモジュールは
、オフラインでボートされる。もし一致せず、１個のＣ
ＰＵがメモリモジュールに対して悪いスティタスを示し
他のＣＰＵが良好なスティタスを示すならば、ＣＰＵは
オフラインでボートされる。 〈フォールトトレラント電源〉 第２２図を参照して、好ましい実施例のシステムは、上
述のＣＰＵモジュール、メモリモジュール、Ｉ１０プロ
セッサモジュール、Ｉ１０コントローラ、及びディスク
モジュールのオンラインでの交換と同様に、故障した電
源モジュールをオンラインで交換できるフォールトトレ
ラントな電源を使用できる。第２２図の回路で、交流電
力ライン１６０は、電力分配ユニット１６１に直接に接
続され、このユニット１６１は、電力ラインのろ波器、
過渡電流の抑圧器、及び短絡に対して保護するためのサ
ーキットブレーカを提供する。交流電力ラインの故障に
対して保護するために、冗長性のバッテリバック１６２
と１６３が、順序圧しいシステムシャットダウンを完了
しうるような４−１７２分の全システム電力を与える。 ２個のバッテリパックの１個１６２又は１６３だけが、
システムを安全にシャットダウンするために動作するの
に必要である。 電力サブシステムは、２つの同一の交流から直流へのバ
ルク電源１６４と１６５を備え、これらの電源は、高電
力ファクタを備え、１対の３６ボルト直流分配バス１６
６と１６７にエネルギーを供給する。このシステムは、
動作中である１個のバルク電源】６４又は１６５を用い
て、動作し続けることが可能である。 ４つの別々の電力分配バスがこれらのバス１６６と１６
７に含まれる。バルク電源１６４は、電力バスｌ ６６
−１と１６７−１を駆動し、？（ルク電源１６５は、電
力バス１６６−２と１６７−２を駆動する。バッテリバ
ック１６３は、バス１６６−３、ｌ ６７−３を駆動し
、バスｌ ６６−１と１６７−２から再チャージされる
。３個のＣＰＵ １１゜１２．１３は、これらの４個の
分配バスの異なった組み合わせから駆動される。 これらの３６Ｖバス１６６と１６７に結合された多数の
ＤＣ−ＤＣコンバータ１６８が、ｃｐｕモジュール１１
．１２及び１３．メモリモジュール２６と２７、及びＩ
１０コントローラ３０を個々に電力を供給するために使
用される。バルク電源Ｉ６と１６５は、また、３（Ｉｌ
のシステムファン１６９と、バッテリバック１６２と１
６３のためのバッテリチャージャに電力を供給する。各
システム部品に対するこれらの別々のＤＣ＝ＤＣ：ｌ；
ｌンバータを備えることにより、１個のコンバータの故
障はシステムシャットダウンを生じず、その代わり、シ
ステムは、上述した故障回復モードの１つで動作を続け
、故障した電源部品をシステム動作中に交換できる。 この電源システムを、スタンドバイとオフの機能を備え
た手動スイッチか、もしくは保守・診断電源の故障の場
合に電源オン状態を自動的にオフ状態とする保守・診断
プロセッサ１７０からのソフトウェア制御の下のいずれ
かで、シャフトダウンできる。 本発明は、特別な実施例を参照して説明されたが、この
説明は、制限的な意味でなされたのではない。開示され
た実施例の様々な変形が、本発明の他の実施例と同様に
、この説明を参照して当業者に明らかである。従って、
添付した特許請求の範囲は、本発明の範囲内で実施例の
任意のそのような変更を含む。
了するとき、ライトバッファフルフラグはクリアされる
。このクリアは、リアルタイムで（、に同期して起こる
が（第１１図に図示される理由により）、仮想タイムで
は同期していない。いま、サイクル計数！、での命令は
、ストア動作であると仮定すると、ＣＰＵ−Ａは、ライ
トバッファフルフラグがクリアされた後でｔ、でこのス
トアを実行するが、しかし、ＣＰ Ｕ−Ｂはｔ。 でこのストア命令を実行し、そうして、ライトバッファ
フルフラグがなおセットされていることを見いだして３
クロツクの間ストールをしなければならない。こうして
、ＣＰＵ−Ｂはストールをするが、ＣＰ Ｕ−Ａはスト
ールをしない。 １個のＣＰＵはストールをするかも知れず他のＣＰＵは
ストールをしないかも知れないという性質は、サイクル
カウンタ７１の解釈に制限を課する。第１２図において
、割り込みがサイクル計数■７で（ｃＰ Ｕ−Ｂが■、
命令からストールをしている間に）複数のＣＰＵに示さ
れたと仮定する。 サイクル計数Ｉ、に対するランサイクルは、ｊＦで両Ｃ
ＰＵに対して起こる。もしサイクルカウンタだけがＣＰ
Ｕに割り込みを示すなら、ＣＰＵ−Ａはサイクル計数！
、で割り込みを見るが、ＣＰＵ−Ｂはサイクル計数！、
から生じるストールサイクルの間に割り込みを見る。そ
うして、割り込みを示すこの方法が、この２個のＣＰＵ
に異なった命令での例外、もし全ＣＰＵがストールされ
るか又はストールされていない場合には起こらないよう
な条件が採用される。 サイクルカウンタの解釈についての別の制限は、サイク
ル計数の検出と作用の実行との間に遅れがあってはなら
ないことである。再び第１２図を参照して、割り込みが
サイクル計数１．でＣＰＵに示されるが、実行の制限の
ために余分のクロックの遅れがサイクル計数■、の検出
とＣＰＵへの割り込みの提示の間に介在すると仮定する
。その結果は、ＣＰＵ−Ａが、この割り込みをサイクル
計数Ｉ７で確認するが、ＣＰＵ−Ｂは、サイクル計数■
、からのストールの間に割り込みを確認して、２個のＣ
ＰＵに異なった命令で例外を採らせる。 再び、リアルタイムで命令パイプラインの状態をモニタ
することの重要性が図示される。 〈割り込み同期〉 第１図から第３図までの３個のＣＰＵは、単独の論理プ
ロセッサとして機能することが要求され、従って、３個
のＣＰＵのプログラミングモデルが単独の論理プログラ
ミングのプログラミングモデルであることを保証するた
めにその内部状態に関しである制限を実行することを要
求する。誤りモードや診断モードを除いて、上記３（Ｉ
ｌのＣＰＵの命令ストリームは同一であることが要求さ
れる。 もし同一でなかったら、第６図のボーティング回路１０
０でのグローバルメモリアクセスのボーティングが困難
になるだろう。すなわち、ボートするものは、１個のＣ
ＰＵが故障しているのか、異なったシーケンスの命令を
実行しているのか分からない。同期スキームは、もし任
意のＣＰＵのコードストリームが、その他のＣＰＵのコ
ードストリームから分岐するならば故障が起こったと仮
定するように設計される。割り込み同期は、単独のＣＰ
Ｕイメージを維持する１つのメカニズムを提供する。 すべての割り込みは、仮想タイムに同期して起こること
が要求され、３個のプロセッサＣＰＵ−Ａ％ＣＰＵ−Ｂ
とＣＰＵ−Ｃの命令ストリームが割り込みの結果として
分岐しないことを保証する（分岐する命令ストリームに
は他の原因もある。例えば、１個のプロセッサが他のプ
ロセッサによってリードされたデータと異なったデータ
をリードすること）。仮想タイムに対して非同期に起こ
る割り込みがコードストリームを分岐させるシナリオは
、いくつかある。例えば、プロセスＡが完了する前にフ
ンチクストスイッチをオンにさせるがプロセスＡが他の
ＣＰＵで完了した後でフンチクストスイッチをオンにさ
せる割り込みは、その後のある点で、１個のＣＰＵがプ
ロセスＡの実行を続けるが他方のＣＰＵはプロセスＡが
既に完了しているためプロセスＡを実行出来ないという
状況をもたらす。もしこの場合に割り込みが仮想タイム
に非同期に起こるならば、例外プログラムカウンタが異
なるという事実が問題を起こすであろう。 例外プログラムカウンタの値をグローバルメモリに書き
込む行為は、ポーターが３個のＣＰＵから異なったデー
タを検出し、ボート７オールトを生じるという結果にな
るだろう。 ＣＰＵにおけるあるタイプの例外は、本来仮想タイムに
同期している。１つの例は、ブレークポイント命令の実
行によって生じるブレークポイント例外である。全ＣＰ
Ｕの命令ストリームが同一なので、ブレークポイント例
外は３個のＣＰＵにおける仮想タイムにて同じ点で生じ
る。同様に、全てのそのような内部例外は、本来仮想タ
イムに同期して生じる。例えば、ＴＬＢ例外は本来同期
する内部例外である。ＴＬＢ例外は仮想ページ数がＴＬ
Ｂ８３のどのエントリにも適合しないために生じる。ア
ドレスを解釈するということが（ブレークポイント例外
におけるように正確に）単に命令ストリームの機能なの
で、解釈は、本来仮想タイムに同期する。ＴＬＢ例外が
仮想タイムに同期することを確実にするために、ＴＬＢ
８３の状態は全３個のＣＰＵＩＩ、１２．１３において
同一でなければならず、これは、ＴＬＢ８３がソフトウ
ェアだけによって変更できるので、保証される。再び、
全ＣＰＵが同じ命令ストリームを実行するので、ＴＬＢ
８３の状態は常に仮想タイムに同期して変化される。そ
うして、−殻内経験則として、もし行動がソフトウェア
により実行されるなら、その行動は仮想タイムに同期し
ている。もし行動がサイクルカウンタを用いないハード
ウェアにより実行されるなら、その行動は一般にリアル
タイムに同期である。 外部の例外は、本来仮想タイムに同期していない。Ｉ１
０装置２６．２７又は２８は、３個のＣＰＵＩＩ、１２
、及び１３の仮想タイムについて情報を有しない。従っ
て、Ｉ１０装置によって発生される全ての割り込みは、
以下に説明するように、ＣＰＵに示される前に仮想タイ
ムに同期されなければならない。浮動点例外は、浮動点
コプロセッサ４６がＣＰＵ内でマイクロプロセッサ４０
に堅く結合されるので、Ｉ１０装置割り込みと異なって
いる。 外部装置は、３個のＣＰＵを１つの論理的プロセッサと
して見て、ＣＰＵ間の同期や同期の欠乏についての情報
を有しない。従って、外部割り込みは、各ＣＰＵの個々
の命令ストリーム（仮想タイム）と同期である割り込み
を生成することが出来ない。どのような種類の同期も無
ければ、もしある外部装置がリアルタイム１．の時間に
割り込みを駆動し、その割り込みがその時間に全ＣＰＵ
に直接水されるならば、３個のＣＰＵは、異なった命令
で例外トラップをとり、３個のＣＰＵのアクセプトされ
ない状態が生じる。これは、リアルタイムに同期である
が仮想タイムに同期しないイベント（割り込みの主張）
の例である。 複数の割り込みは、第１図から第３図までのシステムに
おいて、割り込みについて分散されたポートを実行し、
決定されたサイクル計数でプロセッサに割り込みを示す
ことにより、仮想タイムに同期する。第１３図は、第２
図の割り込み同期論理回路６５のより詳細なブロック図
を示す。各ＣＰＵは、モジュール１４又は１５から生じ
るライン６９又は７０からの外部割り込みを捕捉する分
配器１３５を含む。この捕捉はあらかじめ決定されたサ
イクル計数で、例えばカウンタ７１から入力ラインＣＣ
−４上で信号が出力される計数−４で起こる。捕捉され
た割り込みは、０２０間バス１８を介して他の２個のＣ
ＰＵへ分配される。これらの分配された割り込みは、未
決定割り込みと呼ばれる。各ＣＰＵＩＩ、１２．１３か
ら１個の３個の未決定割り込みがある。ポータ回路１３
６は、未決定割り込みを捕捉出力、全ＣＰＵが外部割り
込み要求を受信したかを確認するポートを行う。 （サイクルカウンタ７１で検出される）あらかじめ決定
されたサイクル計数で、この例では入力ラインＣＧ−８
により受け取られたサイクル８で、割り込みポータ１３
６は、ライン１３７とバス５５と４３を介して各マイク
ロプロセッサ４０の割り込みビンに割り込みを示す。割
り込みを示すために用いられるサイクル計数があらかじ
め決定されているので、全マイクロプロセッサ４０は、
同じサイクル計数で割り込みを受け取り、こうして、割
り込みが仮想タイムに同期されている。 第１４図は、仮想タイムに対して割り込みを同期するた
めのイベントのシーケンスを示す。ＣＰＵ−Ａ、ＣＰＵ
−Ｂ及びＣＰＵ−Ｃと示された行は、リアルタイムでの
１点での各ＣＰＵのカウンタ７１におけるサイクル計数
を示す。ＩＲＱ Ａ ＰＥＮＤＩＮＧ、ＩＲＱ
Ｂ ＰＥＮＤＩＮＧ及びＩＲＱ Ｂ、ＰＥＮＤＩＮ
Ｇと示された行は、ポータ１３６の入カヘＣＰＵ間バス
１８を介して結合される割り込みの状態を示す（ｌは、
未決定ビットがセットされていることを意味する）。Ｉ
ＲＱＡ、ＩＲＱ Ｂ、及びＩＲＱＣと示された行は、
マイクロプロセッサ４０の割り込み入力ビンの状態（ラ
イン１３７の信号）を示し、ここで１は割り込みが入力
ビンに存在することを意味する。 第１４図で、外部の割り込み（ＥＸ ＩＲＱ）は、１
、でライン６９に主張される。もし割り込み分配器１３
５が割り込みを捕捉し、０２０間バス１８にサイクル計
数４で分配するならば、ＩＲＱＣＰＥＮＤＩＮＧは時間
１．でｌになり、ＩＲＱ Ｂ ＰＥＮＤＩＮＧは時
間ｔ２で１になり、ＩＲＱ Ａ ＰＥＮＤＩＮＧは
時間ｔ、でｌになる。もし割り込みポータ１３６がサイ
クル計数８で割り込み未決定ビットをポートするならば
、ＩＲＱ Ｃは時間ｔ、でｌになり、ＩＲＱ Ｂは
時間ｔ６で１になり、ＩＲＱ Ｃは時間ｔ、で１にな
る。その結果、割り込みは、リアルタイムでは異なった
点であるが仮想タイムでは同一の点（すなわちサイクル
計数８）でＣＰＵに示される。 第１５図に、第１４図に示されたアルゴリズムを必要と
するシナリオを変更して示す。ここではサイクルカウン
タ７１がモジューロ８カウンタにより表されることに注
意する。外部割り込み（ＥＸ ＩＲＱ）は時間ｔ、で
主張される。割り込み分配器１３５はこの割り込みを捕
捉し、サイクル計数４で０２０間バス１８に割り込みを
分配する。 ＣＰＵ−ＢとＣＰＵ−Ｃが時間ｔ３の前にサイクル計数
を実行しているので、その割り込み分配器は外部割り込
みを捕捉することができない。しかし、ＣＰＵ−Ａは時
間ｔ、の前にサイクル計数を実行する。その結果、ＣＰ
Ｕ−Ａは時間ｔ４で外部割り込みを捕捉して分配する。 しかし、もし割り込みポータ１３６がサイクル計数７で
割り込み未決定ビットを捕捉してボートするならば、Ｃ
ＰＵ−Ａの割り込みボータ１３６は、他の２個の割り込
み未決定ビットがセットされていないとき、時間ｔ７で
ＩＲＱ Ａ ＰＥＮＤ信号を捕捉する。ＣＰＵ−Ａ
の割り込みボータ１３６は全てのＣＰＵが外部割り込み
を分配していないことを認識し、捕捉された割り込み未
決定ビットを保持レジスタ１３８に出力されて格納され
る。ＣＰＵ−ＢとＣＰＵ−Ｃの割り込みボータ１３６は
単独の割り込み未決定ビットをそれぞれ時間１．とｔ４
に捕捉する。ＣＰＵ−Ａの割り込みボータのように、こ
れらのボータは、全ての割り込み未決定ビットがセット
されていないことを認識し、こうして、セットされた単
独の割り込み未決定ビットが保持レジスタ１３８に出力
されて格納される。各ＣＰＵのサイクルカウンタ７１は
、サイクル計数７に達するとき、ロールオーバーし、サ
イクル計数０で計数を開始する。外部割り込みはまだ主
張されているので、ＣＰＵ−ＢとＣＰＵ−Ｃの割り込み
分配器１３５は、それぞれ時間ｔ１゜とｔ、で外部割り
込みを捕捉する。これらの時間は、サイクル計数が４に
等しくなったときに対応する。時間ｔｌ！で、ＣＰＵ−
Ｃの割り込みボータは、０２０間バス１８に割り込み未
決定ビットを捕捉する。ボータ１３６は、全Ｃ外部割り
込みを捕捉して分配することを決定し、プロセッサチッ
プ４０に割り込みを示す。時間【１３と時間ｔ’ｓに、
ＣＰ Ｕ−ＢとＣＰＵ−Ａの割り込みボータ１３６は、
割り込み未決定ビットを捕捉し、割り込みをプロセッサ
チップ４０に示す。その結果、全プロセッサチップが同
じ命令で外部割り込み要求を受信したことになり、保持
レジスタに保存されていた情報は必要で無くなる。 〈保持レジスタ〉 第１５図に関して上述に示された割り込みシナリオにお
いて、ボータ１３６は、若干のステート割り込み情報を
保存するために保持レジスタ１３８を使用する。特に、
保存されたステートは、全ＣＰＵでなくいくつかのＣＰ
Ｕが外部割り込みを捕捉し分配したことであった。もし
システムが（第１５図の状況のように）どんな故障もし
無い場合は、前の例に示したように、外部割り込みが保
持レジスタの使用なしに仮想タイムに同期出来るので、
このステート情報は必要でない。アルゴルズムは、割り
込みボータ１３６が割り込み未決定ビットをあらかじめ
決定されたサイクル計数で捕えボートすることである。 全ての割り込み未決定ビットが主張されるとき、割り込
みは、そのあらかじめ決定されたサイクル計数でプロセ
ッサチップ◆こ示される。第１５図の例において、割り
込みはサイクル計数７でボートされた。 第１５図を参照して、もしｃ ｐ ｕ−ｃが誤りをし、
誤りモードが割り込み分配器１３５が正しく機能しない
ようなものであれば、このとき、もしプロセッサチップ
４０に割り込みを示す前に全割り込み未決定ビットがセ
ットされるまで割り込みボータ１３６が待つならば、そ
の結果、割り込みは示されるようになることは無い。こ
うして、ただ１個のＣＰＵのただ１個の誤りが全ＣＦ’
Ｕについての全体の割り込みのチェーンを機能できない
ようにする。 保持レジスタ１３８は、最後の割り込みボートサイクル
が全部ではないが少なくとも１個の割り込み未決定ビッ
トを捕捉したことをボータ１３６が知るメカニズムを提
供する。割り込みボートサイクルは、割り込みボータが
割り込み未決定ビットを捕捉しボートするサイクル計数
で起こる。数個の割り込み未決定ビットがセットされる
結果となる２つだけのシナリオがある。１つは、第１５
図に関連して示された示されたシナリオであって、ここ
では、外部割り込みは、あるＣＰＵの割り込み分配サイ
クルの前であるがその他のＣＰＵの割り込み分配サイク
ルの後に主張される。ｖｇ２のシナリオでは、少なくと
も１個のＣＰＵが、割り込み分配器をディスエーブルに
するような誤りをする。もし数個の割り込み未決定ビッ
トだけが割り込みボートサイクルでセットされる理由が
第１のシナリオであるならば、割り込みボータは、全割
り込み未決定ビットが次の割り込みボートサイクルでセ
ットされることが保証される。従って、もし保持レジス
タがセットされていて全部でない割り込み未決定ビット
がセットされていることを割り込みボータが発見するな
らば、エラーが１個以上のＣＰＵに存在するはずである
。これは、各ＣＰＵの保持レジスタ１３８が割り込みサ
ービス時にクリアされることを仮定する。そのため、保
持レジスタの状態は割り込み未決定ビットについての新
鮮でない状態を表さない。エラーの場合、割り込みボー
タ１３６は、プロセッサチップ４０に割り込みを示すこ
とができ、同時に、エラーが割り込み同期論理回路によ
って検出されたことを示す。 割り込みボータ１３６は、実際にはどんなボーティング
もせず、その代わり割り込み未決定ビットと保持レジス
タ１３７の状態を検査して、プロセッサチップ４０に割
り込みを示すか否かと割り込み論理回路にエラーを示す
か否かを決定するだけである。 くモジューロサイクルカウンタ〉 第１５図の割り込み同期の例は、割り込みカウンタをモ
ジューロＮカウンタ（例えばモジューロ８カウンタ）と
して表した。モジューロＮサイクルカウンタの使用は、
割り込みボートサイクルの概念を可能にすることにより
、割り込みボーティングアルゴリズムの説明を簡単にし
た。モジューロＮサイクルカウンタを使用すると、割り
込みボートサイクルは、０とＮ−１（Ｎはサイクルカウ
ンタのモジューロである）の間にある単独のサイクル計
数として説明できる。サイクルカウンタのどんな数も割
り込みボートサイクルのために選択でき、サイクル計数
は、Ｎサイクル計数毎に起こることが保証される。モジ
ューロ８カウンタに対して第１５図に示されるように、
割り込みボートサイクルは８計数毎に起こる。割り込み
ボートサイクルは、モジューロＮサイクルカウンタの周
期的性質を説明するためにだけここで用いられる。 モジューロＮサイクルカウンタの特定のサイクル計数に
キーとなるどのイベントもＮサイクル計数毎に起こるこ
とが保証される。明らかに、不定数（すなわち非反復性
カウンタ７１）は使用できない。 Ｎの値は、システムに正の効果を持つシステムパラメー
タを最大にし、システムに負の効果を持つシステムパラ
メータを最小にするように選択される。まず、いくつか
のパラメータが示される。 Ｃ７とＣ４は、それぞれ、割り込みボートサイクルと割
り込み分配サイクルである（第１３図の回路では、これ
らはそれぞれＣＧ−８とＣＣ−４である）。ＣＧ−８と
ＣＧ−４の値は、０とＮ−１（Ｎはサイクルカウンタの
モジューロである）の間の範囲にあらねばならない。Ｄ
＋＋＋ ａ ｗは、同期論理回路によって許容され得
る３個のプロセッサＣＰＵ−Ａ。 ＣＰＵ−Ｂ及びｃｐｕ−ｃの間のサイクル計数ドリフト
の最大量である。このプロセッサドリフトは、リアルタ
イムの１点で各ＣＰＵからサイクルカウンタ７１のスナ
ップショットをとることにより決定される。ドリフトは
、最も遅いＣＰＵのサイクル計数を最速のＣＰＵのサイ
クル計数から差し引くこと（モジューロＮ減算としてな
される）により計算される。Ｄ ｍ ａ ｗの値は、Ｎ
とＣ，と０４の関数として表される。 まず、Ｄ□、は、差Ｃ，−Ｃ，の関数として表される。 ここに、差演算はモジューロＮ減算として実行される。 これは、Ｉ）＋＋＋ａｍを最大にするＣ１とＣ４の値を
選択することを可能にする。第１６図のシナリオを参照
し、Ｃ１−８とＣ４−９を仮定する。 第１６図から、プロセッサドリフトはＤ□ヨー４である
と計算出来る。ライン６９の外部割り込みは、時間ｔ、
で主張される。この場合、ＣＰ Ｕ−Ｂは、時間【、で
割り込みを捕捉し分配する。このシナリオは、前に示さ
れた割り込み同期アルゴリズムとつじつまが合わない。 なぜなら、ＣＰＵ−Ａが割り込み分配サイクルを行った
前にＣＰＵ−Ｂがその割り込みボートサイクルを実行す
るからである。このシナリオの欠陥は、Ｃ１とＣ４の差
よりも更に離れてドリフトすることである。この関係は
、形式的に次のように書くことができる。 方程式（１） Ｃｖ Ｃａ （０６６ｗ−ｅここ
に、ｅは、ＣＰＵ間バス１８に伝達される割り込み未決
定ビットのために必要な時間である。 前の例では、ｅはＯと仮定されていた。壁時計の時間が
クロックサイクル（ランサイクル）のインクリメントで
量子化されているので、ｅも量子化出来る。こうして、
次の式が得られる。。 方程式（２） ｃｖ−ｃ、＜ Ｄ、、、、−１ここ
に、Ｄ７．９は、サイクル計数の整数値として表される
。 次に、最大のドリフトがＮの関数として表すことができ
る。第１７図は、Ｎ−４でプロセッサドリフトＤ−３の
場合のシナリオを示す。Ｃａ −０と仮定する。各プロ
セッサのサイクル計数０における減算は、命令サイクル
計数の商の部分（Ｑ）を表す。サイクル計数がいまモジ
ューロＮにて示されるので、サイクルカウンタの値は、
Ｉ／Ｎ（１は、時間ｔ０以来実行された命令数である）
の剰余である。命令サイクル計数のＱは、Ｉ／Ｎの整数
部分である。もし外部割り込みが時間ｔ、に主張される
ならば、ＣＰＵ−Ａは、時間り、に割り込みを捕え分配
し、ＣＰＵ−Ｂは、時間ｔ、に割り込み分配サイクルを
実行する。ＣＰ Ｕ−Ａに対する割り込み分配サイクル
がＱ−１でありＣＰＵ−Ｂに対する割り込み分配サイク
ルがＱ−２であるので、これは問題を示す。同期論理回
路は、問題が無いかのように続行し、こうして等しいサ
イクル計数でプロセッサに割り込みを示す。しかし、各
プロセッサのＱは異なっているので、割り込みは異なっ
た命令で複数のプロセッサに示される。従って、Ｎの関
数としてのＤｌｌ、の関係は次式で表される。 方程式（３） Ｎ／２ ＞ ｎ、、。 ここに、Ｎは偶数であり、Ｄ、、、はサイクル計数の整
数として表される。ここで、方程式（２）と（３）は共
に標本化理論におけるナイキストの定理に等価であるこ
とを示すことができる。方程式（２）と（３）とを結合
することによって次式を得る。 方程式（４） ｃ、−ｃａ ＜ Ｎ／２−１ここ
に、Ｎの与えられた値に対してＣ９とＣ４の最適の値が
選択できる。 上述の全方程式は、Ｎが出来るだけ大きくあるべきであ
るこ、とを示唆する。Ｎを小さくさせようとする唯一の
因子は、割り込みの潜在である。割り込みの潜在は、ラ
イン６９での外部割り込みの主張とライン１３７でのマ
イクロプロセッサチップへの割り込みの提示との間の時
間間隔である。 どのプロセッサが割り込みの潜在を決定するために使用
されるべきかは明快な選択でない。３個のマイクロプロ
セッサは、クロック源における結晶発振子におけるわず
かな違いや他の因子のために異なった速度で動作する。 最も高速のプロセッサと、最も遅いプロセッサと、その
他のプロセッサがある。システムの性能は最も遅いプロ
セッサの性能によって最終的に決定されるので、最も遅
いプロセッサに関して割り込みの潜在を定義することは
合理的である。最大の割り込みの潜在は、方程式（５）
Ｌ３．、− ２Ｎ−１ であり、ここに、Ｌ、１．は、サイクル計数で表された
最大の割り込みの潜在である。最大の割り込みの潜在は
、最速のプロセッサの割り込み分配サイクルＣ４の後で
あるが最も遅いプロセッサの割り込み分配サイクルＣ４
の前に外部割り込みが主張されたときに、最大の割り込
みの潜在が起こる。 平均の割り込みの潜在の計算は、最速のプロセッサの割
り込み分配サイクルの後でかつ最も遅いプロセッサの割
り込み分配サイクルの前に外部割り込みが起こる確率に
依存するので、さらに複雑である。この確率は、多数の
外部因子によって順番に決定されるプロセッサ間のドリ
フトに依存する。 もしこれらの確率がＯであるならば、平均の潜在は次の
式で表される。 方程式（６） Ｌ、、、＝Ｎ／２ （ｃ，ＣＪこれ
らの関係式を用いて、Ｎ、Ｃ，、及びＣ４の値が、Ｄや
１．と割り込みの潜在とに対するシステムの要請を使用
して決定される。例えば、Ｎ−１２８、（ｃ，−Ｃ，）
−１０，Ｌ、、、−７４又は約４゜４マイクロ秒（スト
ールサイクルなしで）を選択する。４ビツト（４つの２
進ステージ）７１ａが割り込み同期カウンタとして使用
され、分配出力とポート出力が説明したようにＣＣ−４
とＣＧ−８にある好ましい実施例を用いて、Ｎ−１５，
Ｃ。 −８，Ｃｄ−４であることが分かり、そうして、Ｌ、、
、−１６／２＋ （８−４）−１２サイクルすなわち０
．７ミリ秒である。 くローカルメモリのためのりフレッシュ制御〉リフレッ
シュカウンタ７２は、カウンタ７１と７１ａがまさに計
数するのと同様に、（マシンサイクルでなく）非ストー
ルサイクルを計数する。 目的は、リアルタイムよりはむしろ仮想タイムで測定し
て、同じサイクル計数で各ＣＰＵにリフレッシュサイク
ルを導入ことである。好ましくは、各ＣＰＵは、命令ス
トリームにおいて他のＣＰＵと同じ点でリフレッシュサ
イクルを課する。ローカルメモリ１６のＤＲＡＭは、グ
ローバルなメモリについて上述したように８ｍｓ ｅ
ｃ毎に５１２サイクルの周期でリフレッシュされねばな
らない。 こうして、カウンタ７２は、５１２の１行をアドレスし
て、１５ｍｓ ｅ ｃ毎に１回ＤＲＡＭＩ ６ｉこりフ
レッシュコマンドを出力しなければならない。 もしメモリ動作がリフレッシュの間に要求されたならば
、リフレッシュが終了するまでビジ一応答が生じる。し
かし、各ＣＰＵにそれ自身のローカルメモリのリフレッ
シュをリアルタイムで他のＣＰＵに独立に処理させるこ
とは、ＣＰＵを同期から外れさせ、従って、余分な制御
が必要になる。 例えば、もし丁度除算命令が始まるようにリフレッシュ
モードがエンターされるならば、タイミングは、１個の
ＣＰＵが他のＣＰＵより２クロツクだけ長くかかるよう
なタイミングになる。又は、もし割り込み可能でないシ
ーケンスがより高速なＣＰＵによりエンターされ他のＣ
ＰＵがこのルーチンにエンターする前にリフレッシュに
入るならば、ＣＰＵは、相互に離れていく。しかし、こ
れらの問題のいくつかを避けるためのサイクルカウンタ
７１を（リアルタイムの代わりに）使用することは、ス
トールサイクルが計数されないことを、意味する。そし
て、もしルーズに入って多くのストールを生じさせるな
らば（７対ｌのストールサイクルを生じさせることが可
能ならば）、周期が１５ｍ５ｅｃの数値から著しく減少
されないならば、リフレッシュの仕様に合わず、性能を
劣化させる。 この理由のために、第２図に示されるように、ストール
サイクルは第２カウンタ７２ａでも計数され、このカウ
ンタがリフレッシュカウンタ７２で計数されるのと同じ
数に達する毎に、追加のリフレッシュサイクルが導入さ
れる。例えば、リフレッシュカウンタ７２は、カウンタ
７１と歩調を合わせて、２１すなわち２５６ランサイク
ルを計数し、オーバーフローのときにリフレッシュ信号
が制御バス４３を介して出力される。一方、カウンタ７
２ａは、（ラン＃信号とクロック１７に応答して）２８
ストールサイクルを計数し、オーバーフローする毎に第
２カウンタ７２ａがインクリメントされる（カウンタ７
２ｂは単に８ビツトカウンタ７２ａのためのビット９か
ら１１であってもよい）。 そうして、リフレッシュモードが最後にエンターされ、
ＣＰＵはカウンタレジスタ７２ｂの数によって示される
多数の追加のりフレッシュを行う。こうして、もし長期
間のストールインテンシブな実行が起こるならば、リフ
レッシュの平均数は、１５マイクロ秒毎に１つの範囲内
にあり、もし７Ｘ２５６までのストールサイクルが介在
されるならば、最後にリフレッシュモードに行くときに
リフレッシュされた行の数が名目上のリフレッシュ速度
まで追い付くので、リフレッシュサイクルを任意に短く
することにより性能の劣化はない。 〈メモリ管理〉 第１図から第３図までのＣＰＵＩＩ、１２、及び１３は
、第１８図に図示されるように組織されたメモリ空間を
備える。ローカルメモリ１６が８Ｍバイトであり、グロ
ーバルメモリ１４又は１５が３２Ｍバイトである例を用
いて、ローカルメモリ１６が、キャシュすなわち別のメ
モリ空間であるよりはむしろ、ＣＰＵメモリアクセス空
間の同じ連続的な０から４０Ｍバイトまでのマツプの一
部である。０から８Ｍバイトまでの部分を（３個のｃｐ
ｕモジュールで）３重化し、８から４０Ｍバイト部分を
２重化しているが、論理的には単に１つの０から４０Ｍ
バイトまでの物理アドレス空間があるだけである。バス
５４で８Ｍバイトを越えたアドレスは、バスインターフ
ェース５６にメモリモジュール１４と１５に要求をさせ
るが、１しかし、８Ｍバイト以下のアドレスは、ＣＰＵ
モジュールそれ自身内でローカルメモリ１６４こアクセ
スする。性能は、ローカルメモリ１６で実行されるアプ
リケーションにより使用されるメモリをより多く配置す
ることにより改善される。そして、もしメモリチップが
高密度でより低コストでより高速で利用できるならば、
追加のローカルメモリが、追加のグローバルメモリと同
様に付加される。例えば、ローカルメモリが３２Ｍバイ
トであって、グローバルメモリが１２８Ｍバイトであっ
てもよい。一方、非常に低コストのシステムが必要なら
ば、性能は主要な決定的なファクタではなく、システム
は、ローカルメモリなしに動作でき、そのような構成で
は性能の不利益が高いけれども、すべてのメインメモリ
はグローバルメモリエリア（メモリモジュール１４と１
５）である。 第１８図のマツプのローカルメモリ部分１４１の内容は
、３個のＣＰＵＩＩ、１２及び１３における内容と同一
である。同様に、２個のメモリモジュール１４と１５は
、どの与えられた瞬間でもその空間１４２内の同じデー
タを全く同様に含む。 ローカルメモリ部分１４１内にはＵＮＩＸオペレーティ
ングシステムのための核１４３（′：Ｉ−ド）が格納さ
れ、このエリアは、各ＣＰＵのローカルメモリ１６の固
定された部分内に物理的にマツピングされる。同様に、
核データは、各ローカルメモリ１６の固定されたエリア
１４１に割り当てられる。ブートアップの時を除いて、
これらのブロックは、グローバルメモリ又はディスクへ
、又はグローバルメモリ又はディスクから交換されない
。 ローカルメモリの他の部分１４５は、ユーザプログラム
（及びデータ）のページのために使用され、これらのペ
ージは、オペレーティングシステムの制御の下にグロー
バルメモリ１４と１５のエリア１４６に交換される。グ
ローバルメモリエリア１４２は、エリア１４６における
ユーザーページのためのステージングエリア（ｓｔａｇ
ｉｎｇ ａｒｅａ）として、またエリア１４７における
ディスクバッファとして使用される。もし全ＣＰＵが１
ブロツクのデータのライトを行うコード又はローカルメ
モリ１６からディスク１４８へのコードを実行するなら
ば、ディスクバッファエリア１４７にコピーをするため
の時間はＩ１０プロセッサ２６と２７に直接にそしてＩ
１０コントローラ３０を介してディスク１４８にコピー
をする時間に比べて無視できるので、シーケンスは、そ
の代わりディスクバッファエリア１４７にライトを行う
ことである。次に、全ＣＰＵが他のコードの実行を進め
る間に、このディスクにライトをする動作が行われて、
゛全ＣＰＵに対してトランスペアレントに、そのブロッ
クをエリア１４７からディスク１４ｇへ移動する。 同様な方法で、グローバルメモリエリア１４６は、ディ
スク以外のＩ１０アクセス（例えばビデオ）の同様な処
理のために、Ｉ１０ステージングエリア１４９を含んで
マツピングされる。 、ｊ第１８図の物理的メモリマツ
プは、各ＣＰＵ内のプロセッサ４０の仮想メモリ管理シ
ステムと関連する。第１９図は、実施例において使用さ
れたＲ２０００プロセツサチツプの仮想アドレスマツプ
を図示する。しかしながら、ページングと保護メカニズ
ムを備えた仮想メカニズム管理を支持する他のプロセッ
サチップが対応する特徴を備えるであろうことが理解さ
れる。 第１９図において、２つの別々の２Ｇバイトの管理アド
レス空間１５０と１５１が図示される。 プロセッサ４０は、２つのモード、ユーザーモードと核
モード、の１つで動作する。当該プロセッサはただ、ユ
ーザーモードにおいてエリア１５０をアクセスでき、も
しくは核モードにおいて両エリア１５０と１５１をアク
セスすることができる。 核モードは、多くの計算機に備えられている監視モード
と同類である。プロセッサ４０は、例外が検出されてモ
ードを核モードに強いるまでは、通常はユーザーモード
で動作するように構成され、ここで、例外からのりスト
ア（ＲＦＥ）命令が実行されるまで核モードにとどまる
。メモリアドレスが翻訳されすなわちマツピングされる
方法は、マイクロプロセッサのオペレーティングモード
に依存し、これはスティタスレジスタの１ビツトによっ
て定義される。ユーザーモードにあるときに、２Ｇバイ
トの’ｋｕｓｅｇ″として参照される単独の−様な仮想
アドレス空間１５０を利用できる。 各仮想アドレスはまた、最大６４個のユーザープロセス
のための一義的仮想アドレスを形成するために、６ビツ
トのプロセスアイデンティファイア（ＰＩＤ）フィール
ドを用いて拡張される。ユーザーモードにおけるこのセ
グメント１５０までのすべての参照は、ＴＬＢ８３を介
してマツピングされ、キャシュ１４４と１４５の使用は
、 ”ｌ”ＬＢエントリにおける各ページエントリのた
めのビットセツティングによって決定される。すなわち
、あるページは、キャシュ可能で有り得るし、あるペー
ジはプログラマによって特定されるのでキャシュ可能で
ない。 核モードにあるとき、仮想メモリ空間は、第１９図の両
エリア１５０と１５１を含む。この空間は、４つの別々
のセグメントｋｕ３６ｇエリア１５０、ｋｓｅｇｏエリ
ア１５２、ｋｓｅｇｌＪ−リア１５３及びｌ（ｓｅｇ２
エリア１５４ををする。 核モードのためのｋｕｓｅｇエリア１５０のセグメント
は、ユーザーモードの”ｋｕｓｅｇ”エリアに対応して
２Ｇバイトのサイズを有する。従って、核モードにおい
て、プロセッサはまさにユーザーモードの参照における
ようにこのセグメントに対して参照を行って、ユーザー
データへの核アクセスを能率化する。ｋｕｓｅｇエリア
１５０は、ユーザーコードとユーザーデータを保持する
ために使用される。しかし、オペレーティングシステム
は、しばしばこの同じコード又はデータを参照すること
を必要とする。上記ｋｓｅｇＯエリア１５２は、物理的
アドレス空間の初めの５１２Ｍバイトに直接にマツピン
グされる５１２Ｍバイトの核物理的アドレス空間であり
、キャシュされるが、ＴＬＢ８３を使用しない。このセ
グメントは、核実行可能コードとある核データのためζ
；使用され、ローカルメモリ１６内に第１８図のエリア
１４３によって表される。上記ｋｓｅｇｌエリア１５３
は、ｋｓｅｇｏエリアと同様に、物理的アドレス空間の
初めの５１２Ｍバイトに直接にマツピングされ、キャシ
ュされず、ＴＬＢエントリを用いない。ｋｓｅｇｌエリ
アは、キャシュされないことだけがｋｓｅｇｏエリアと
異なる。ｋｓｅｇｌエリアは、■１０レジスタ、ＲＯＭ
コード及びディスクバッファのためのオペレーティング
システムによって使用され、第１８図の物理的マツプの
エリア１４７と１４９に対応する。ｋｓｅｇ２エリア１
５４は、ＩＧバイトの空間であり、ｋｕｓｅｇエリアの
ように、キャシュを用い又は用いずに、任意の物理的ア
ドレスに仮想アドレスをマツピングするためのＴＬＢ８
３エントリを使用する。このｋｓｅｇ２エリアは、ユー
ザーモードにおいてアクセスできず、核モードにおいて
のみアクセスできるということだけが、ｋ、ｕｓｅｇエ
リア１５０と異なる。オペレーティングシステムは、ユ
ーザーページテーブル（メモリマツプ）のためと動的に
割り当てられるデータエリアのために、ｑンテキストス
イッチに再びマツピングしなければならないスタックと
バープロセスデータ（ｐｅｒ−ｐｒｏｃｅｓｓ ｄａｔ
ａ）のためにｋｓｅｇ２エリアを使用する。ｋｓｅｇ２
エリアは、全てか無かのアプローチを必要とするよりは
むしろ、パーページベーシス（ｐｅｒ ｐａｇｅ ｂａ
ｓｉｓ）への選択的キャシングとマツピングを可能にす
る。 マイクロプロセッサチップのレジスタ７６又はＰＣ８０
とバス８４での出力に発生される３２ビツトの仮想アド
レスは、第２０図に示される。ここで分かるように、ビ
ット０−１１は、第３図のバス４２でのアドレスの下位
１２ビツトとして無条件に使用されるオフセットであり
、ビット１２−３１は、ビット２９−３１がｋｕｓｅｇ
Ｊ−リア、ｋｓｅｇＯエリア、ｋｓｅｇｌエリア及びｋ
Ｓｅｇ２エリアの間で選択する仮想ページ数（ＶＰＮ）
である。現在実行中のプロセスのためのプロセスアイデ
ンティファイア（Ｐ Ｉ Ｄ）は、ＴＬＢによってもア
クセス可能なレジスタ内に格納される。・６４ビツトの
ＴＬＢエントリは、同様に第２０図に表され、ここで分
かるように、仮想アドレスからの２９ビツトＶＰＮは、
６４ビツトエントリのピッ）４４−６３に位置される２
０ビツトＶＰＮフイールドと比較され、一方、同時に、
ＰＩＤはビツト３８−４３と比較される。もし対の一方
が６４の６４ビツトＴＬＢエントリのいずれかに見いだ
されるならば、対となったエントリのビット１２−３１
でのページフレーム数ＰＦＮは、（他の基準が適合する
ことを仮定して）第３図のバス８２と４２を介した出力
として使用される。ＴＬＢエントリにおける他の１ビツ
トの値は、Ｎ、Ｄ、Ｖ及びＧを含む。ここで、Ｎはキャ
ッシュできない指標であり、もしセットされれば、ペー
ジはキャシュできず、プロセッサは、キャシュ４４又は
４５をまずアクセスする代わりにローカルメモリ又はグ
ローバルメモリをアクセスする。Ｄは、ライトプロテク
トビットであり、もしセットされれば、ロケーションが
「よごれ」ていて、従って、ライト可能であるが、もし
０ならば、ライト動作はトラップを起こすことを意味す
る。■ビットは、セットされれば、正当であることを意
味し、単に正当なビットを再セットするだけでＴＬＢエ
ントリをクリアできることを意味する。このＶビットは
、このシステムのページのスワツピング配置において、
ページがローカルメモリにあるかグローバルメモリにあ
るかを示すＩ；めに使用される。Ｇビットは、正当なＴ
ＬＢ翻訳のためのＰＩＤマツチの要請を無視するグロー
バルアクセスを許可するためにある。 装置コントローラ３０は、ローカルメモリに対してＤＭ
Ａを直接に行うことができない。従って、グローバルメ
モリは、ＤＭＡタイズのブロック転送（典型的にはディ
スク１４８などから）のためのステージングエリアとし
て使用される。ＣＰＵは、コントローラ（すなわちプロ
グラムされた■１０によって動作を開始しまた制御する
ために、コントローラ３０において直接に動作を実行す
ることができる。しかしながら、コントローラ３０は、
グローバルメモリに対するＤＭＡを除いて、ＤＭＡを行
うことができない。コントローラ３０は、ｖＭＥバス（
パス２８）マスクになることができ、Ｉ１０プロセッサ
２６又は２７を介してメモリモジュール１４と１５内の
グローバルメモリに直接にリード動作とライト動作を行
う。 グローバルメモリとローカルメモリ（及びディスク）と
の間のページのスワツピングは、ページ７オールトとエ
ージングプロセスとの一方によって開始される。プロセ
スが実行中でありグローバルメモリ又はディスクにある
ページから実行すること又はそのページからアクセスを
することを試みるときに、ページフォールトが生じる。 すなわち、ＴＬＢ８３は、ミスを示し、トラップが生じ
るであろう。従って、核のローレベルトラップコードが
ページのロケーションを示し、ページのスワツピングを
開始するためのルーチンがエンターされる。もし必要と
されるページがグローバルメモリ内にあるならば、一連
のコマンドがＤＭＡ：７ントローラに送られて、最も少
なく最近使用されたページをローカルメモリからグロブ
パルメモリに書き込み、その必要とされたページをグロ
ブパルメモリからローカルメモリに読む出す。もしその
ページがディスクにあるならば、コマンドとアドレス（
セクタ）が、ディスクに行ってそのページを得るために
ＣＰＵからコントローラ３０に書き込まれる。そして、
メモリ参照をするプロセスが一時停止される。ディスク
コントローラがデータを見付けそれを送信する用意がで
きたとき、メモリモジュールによって（ｃＰＵに到達せ
ずに）使用される割り込み信号が出力されて、グローバ
ルメモリにそのページを書き込むためにグローバルメモ
リへのＤＭＡをディスクコントローラが始めることを許
可する。終了したときは、ＣＰＬＴは割り込みされて、
ＤＭＡコントローラの制御の下にブロック転送を開始し
て、最も少なく使用されたページをローカルメモリから
グローバルメモリへスワツピングし、必要なページをロ
ーカルメモリへ読み込む。次に、元のプロセスが再び実
行（ラン）可能にされ、その状態は元に戻され、□元の
メモリ参照が再び生じ、ローカルメモリ内にその必要な
ページを見付ける。ページのスワツピングを開始するも
う１つのメカニズムは、エージングルーチンであり、こ
れにより、オペレーティングシステムは、各ページが最
近使用されたか否かについて又グローバルメモリへの押
し出しを被っていないページについてマークしながら周
期的にローカルメモリ内のページを通過していく。タス
クスイッチはそれ自身ページのスワツピングを開始しな
いが、その代わり、新しいページがページフォールトを
つくり始めたとき、ページは必要なだけスワツピングさ
れ、スワツピングのための候補は、最近は使用されてい
ないものである。 もしメモリ参照がなされＴＬＢミスが示されるが、しか
しＴＬＢミス例外から生じるページテーブルルックアッ
プがそのページがローカルメモリ内にあることを示すな
らば、このページがローカルメモリ内にあることを示す
ためにＴＬＢエントリがなされる。すなわち、プロセス
は、ＴＬＢミスが起こったときに例外をとり、（核デー
タ区分内の）ページテーブルに行き、テーブルエントリ
を見付け、ＴＬＢに対して書き込み、次に進むことが許
される。しかし、もしメモリ参照がＴＬＢミスを示し、
ページテープが、対応する物理アドレスが（８Ｍバイト
の物理アドレスを越えて）グローバルメモリ内にあるこ
とを示すならば、Ｉ’ＬＢエントリがこのページのため
に実行され、そして、プロセスが再び続くとき、プロセ
スは、前と同様にＴＬＢ内にページエントリを見いｔ（
す。さらに１つの例外は、正当なビットが０であって、
そのページが物理的にローカルメモリ内にないことを示
すために採られる。そして、このときは、例外は、グロ
ーバルメモリからローカルメモリにページをスワツピン
グするルーチンをｐテドし、そして実行が進むことがで
きる。第３の状況で（よ、もしページテーブルが、メモ
リ参照のためのアドレスがローカルメモリやグローバル
メモリ内に無くディスクにあることを示すならば、シス
テムは、上に示されたように動作し、すなわち、プロセ
スはランキュー（ｒｕｎ ｑｕｅｕｅ）を去り、スリー
ブキュ（ｓｌｅｅｐ ｑｕｅｕｅ）に入り、ディスク要
求がなされ、ディスクがそのページをグローバルメモリ
に転送しコマンド完了割り込み信号を出力したとき、ペ
ージがグローバルメモリからローカルメモリへスワツピ
ングされ、ＴＬＢは更新され、次にプロセスは再び実行
できる。 〈プライベートメモリ〉 メモリモジュール１４と１５は同じ位置に同じデータを
格納でき、全３個のｃｐｔｒｌｌ、１２及び１３はこれ
らのメモリモジュールに対して等しいアクセスを行うが
、各メモリモジュールにはプライベートメモリとしてソ
フトウェア制御のもとで割り当てられた小さなエリアが
ある。例えば、第２１図に図示されるように、メモリモ
ジュール位置のマツプのエリア１５５は、プライベート
メモリエリアとして呼ばれ、全ＣＰＵが［プライベート
メモリライトココマンドをバス５９に出力したときにの
みライト可能である。実施例では、プライベートメモリ
エリア１５５は、各ＣＰＵモジュールのバスインターフ
ェース５６のレジスタ１５６に含まれるアドレスで出発
する４にのべ〒ジである。この出発アドレスは、ＣＰＵ
によってこのレジスタ１５６に書き込むことによってソ
フトウェア制御のもとて変更できる。プライベートメモ
リエリア１５５は、さらに３個のＣＰＵの間で分割され
る。ＣＰＵ−ＡだけがエリアＬ５５＝ａに書き込むこと
ができ、ＣＰＵ−Ｂだけがエリア１５５ｂに書く込むこ
とができ、ＣＰＵ−Ｃだけがエリア１５５ｃに書く込む
ことができる。バス５７の１つのコマンド信号は、動作
がプライベートライトであることをメモリモジュール１
４と１５に知らせるために、バスインターフェース５６
によってセットされる。そして、これは、ストア命令か
らプロセッサ４０によって発生されたアドレスに対応し
てセットされる。アドレスのビット（およびライトコマ
ンド）は、（バスアドレスをレジスタ１５６の内容に比
較する）バスインターフェース内のデコーダ１５７によ
って検出され、バス５７に対する「プライベートメモリ
ライト丁コマンドを発生するために使用される。メモリ
モジュールでは、ライトコマンドがレジスタ９４．９５
及び９６で検出され、アドレスとコマンドが全てボート
回路１００によって良好（すなわち一致している）とポ
ートされたとき、制御回路１００は、ただ１個のＣＰＵ
からのデータをバス１０１へと通すことを許可し、これ
は、全ＣＰＵからのアドレスの２ビツトによって決定さ
れる。このプライベートライトの間に、全３個のＣＰＵ
は、バス５７に同じアドレスを示すが、バス５８に異な
ったデータを示す（この異なったデータは、例えばＣＰ
Ｕへのステートキューである）。メモリモジュールは、
アドレスとコマンドをボートし、アドレスバスに見られ
たアドレスフィールドの部分によって基づいてただ１個
のＣＰＵからデータを選択する。ＣＰＵがデータをボー
トすることを可能にするため、全３個のＣＰＵは、両メ
モリモジュール１４と１５内へ、ＣＰＵに一義的なステ
ート情報の３個のプライベートライト動作（バス２１１
２２．２３に３個のライト動作がある）を行う。各ライ
ト動作の間に、各ＣＰＵは、一義的データを送信するが
、ただ１個だけが各時間にアクセプトされる。それで、
全３個のＣＰＵによって実行されるソフトウェアシーケ
ンスは、（１）ロケーション１５５ａにストア、（２）
ロケーション１５５ｂにストア、（３）ロケーション１
５５ｃにストアである。しかしながら、ただ１個のＣＰ
Ｕからのデータが実際には各時間に書き込まれ、そのデ
ータはボートされない。なぜならば、異なっており又は
異る可能性があり、そしてボートされるならばフォール
トを示す可能性があるからである。 次に、全ＣＰＵは、全３個のロケーション１５５ａ、１
５５ｂ、１５５ｃを読んで、ソフトウェアによりこのデ
ータを比較することによってデテタボートすることがで
きる。このタイプの動作は、例えば診断に又は原因レジ
スタ（ｃａｕｓｅ ｒｅｇｉｓｔｅｒ）データをボート
するための割り込みにおいて使用される。 プライベートライトのメカニズムは、７オールト検出と
回復において使用される。例えば、もし全ＣＰＵがメモ
リリード要求をするときにバスエラー（メモリモジュー
ル１４又は１５が？くラドスティタス（ｂＢｄ ５ｔａ
ｔｕｓ）をライン３３−１または３３−２に戻すような
とき）を検出するような場合セある。この点で、ＣＰＵ
は、他のＣＰＵがメモリモジュールから同じスティタス
を受け取っているか否かを知らない。ＣＰＵが故障で有
り得るし、そのスティタス検出回路が故障で有り得るし
、あるいは、示されたように、メモリが故障で有り得る
。それで、故障を分離するために、上述のバスフォール
トルーチンがエンターされたときに、全３個のＣＰＵは
、前のリードの試みでメモリモジュールからまさに受信
したスティタス情報のプライベートライト動作を行う。 次に、全３個のＣＰＵは、他のＣＰＵが書き込んだもの
を読み出し、自分自身のメモリスティタス情報と比較す
る。もしそれらが一致するならば、メモリモジュールは
、オフラインでボートされる。もし一致せず、１個のＣ
ＰＵがメモリモジュールに対して悪いスティタスを示し
他のＣＰＵが良好なスティタスを示すならば、ＣＰＵは
オフラインでボートされる。 〈フォールトトレラント電源〉 第２２図を参照して、好ましい実施例のシステムは、上
述のＣＰＵモジュール、メモリモジュール、Ｉ１０プロ
セッサモジュール、Ｉ１０コントローラ、及びディスク
モジュールのオンラインでの交換と同様に、故障した電
源モジュールをオンラインで交換できるフォールトトレ
ラントな電源を使用できる。第２２図の回路で、交流電
力ライン１６０は、電力分配ユニット１６１に直接に接
続され、このユニット１６１は、電力ラインのろ波器、
過渡電流の抑圧器、及び短絡に対して保護するためのサ
ーキットブレーカを提供する。交流電力ラインの故障に
対して保護するために、冗長性のバッテリバック１６２
と１６３が、順序圧しいシステムシャットダウンを完了
しうるような４−１７２分の全システム電力を与える。 ２個のバッテリパックの１個１６２又は１６３だけが、
システムを安全にシャットダウンするために動作するの
に必要である。 電力サブシステムは、２つの同一の交流から直流へのバ
ルク電源１６４と１６５を備え、これらの電源は、高電
力ファクタを備え、１対の３６ボルト直流分配バス１６
６と１６７にエネルギーを供給する。このシステムは、
動作中である１個のバルク電源】６４又は１６５を用い
て、動作し続けることが可能である。 ４つの別々の電力分配バスがこれらのバス１６６と１６
７に含まれる。バルク電源１６４は、電力バスｌ ６６
−１と１６７−１を駆動し、？（ルク電源１６５は、電
力バス１６６−２と１６７−２を駆動する。バッテリバ
ック１６３は、バス１６６−３、ｌ ６７−３を駆動し
、バスｌ ６６−１と１６７−２から再チャージされる
。３個のＣＰＵ １１゜１２．１３は、これらの４個の
分配バスの異なった組み合わせから駆動される。 これらの３６Ｖバス１６６と１６７に結合された多数の
ＤＣ−ＤＣコンバータ１６８が、ｃｐｕモジュール１１
．１２及び１３．メモリモジュール２６と２７、及びＩ
１０コントローラ３０を個々に電力を供給するために使
用される。バルク電源Ｉ６と１６５は、また、３（Ｉｌ
のシステムファン１６９と、バッテリバック１６２と１
６３のためのバッテリチャージャに電力を供給する。各
システム部品に対するこれらの別々のＤＣ＝ＤＣ：ｌ；
ｌンバータを備えることにより、１個のコンバータの故
障はシステムシャットダウンを生じず、その代わり、シ
ステムは、上述した故障回復モードの１つで動作を続け
、故障した電源部品をシステム動作中に交換できる。 この電源システムを、スタンドバイとオフの機能を備え
た手動スイッチか、もしくは保守・診断電源の故障の場
合に電源オン状態を自動的にオフ状態とする保守・診断
プロセッサ１７０からのソフトウェア制御の下のいずれ
かで、シャフトダウンできる。 本発明は、特別な実施例を参照して説明されたが、この
説明は、制限的な意味でなされたのではない。開示され
た実施例の様々な変形が、本発明の他の実施例と同様に
、この説明を参照して当業者に明らかである。従って、
添付した特許請求の範囲は、本発明の範囲内で実施例の
任意のそのような変更を含む。
第１図は、本発明の１実施例によるコンピュータシステ
ムの電気回路のブロック図である。 第２図は、第１図のＣＰＵの電気回路のブロック図であ
る。 第３図は、第２図のＣＰＵに使用されるマイクロプロセ
ッサチップの電気回路のブロック図である。 第４図と第５図は、それぞれ、第２図と第３図のＣＰＵ
において生じるイベントを時間の関数として示すタイミ
ング図である。 第６図は、第１図のコンピュータシステムにおけるｉｓ
のメモリモジュールの電気回路のブロック図である。 第７図は、第１図のシステムにおけるメモリバスに対し
ＣＰＵにおこるイベントを示すタイミング図である。 第８図は、第１図のコンピュータシステムでの１個のＩ
１０プロセッサの電気回路のブロック図である。 第９図は、第１図のシステムでのメモリモジュールとＩ
１０プロセッサの間の転送プロトコルのためのイベント
を示すタイミング図である。 第１０図は、第１図から第３図までのＣＰＵにおける命
令の実行のためのイベントを示すタイミング図である。 第１０ａ図は、第１０図の図の一部の詳細図である。 第１１図と第１２図は、それぞれ、第１図から第３図ま
でのＣＰＵにおける命令の実行のためのイベントを示す
第１０図と同様なタイミング図である。 第１３図は、第２図のＣＰＵにおいて用いられる割り込
み同期回路の電気回路のブロック図である。 第１４図、第１５図、第１６図及び第１７図は、それぞ
れ、第１図から第３図までのＣＰＵでの命令の実行のた
めのイベントを示す第１０図または第１１図と同様なタ
イミング図であり、様々な場面を説明する。 第１８図は、第１図、第２図、第３図及び第６図のシス
テムにおいて使用されるメモリの物理的メモリマツプ図
である。 第１９図は、第１図、第２図、第３図及び第６図のシス
テムにおいて使用されるメモリの仮想的メモリマツプ図
である。 第２０図は、第２図または第３図によるＣＰＵにおける
マイクロプロセッサチップにおける仮想アドレスとＴＬ
Ｂエントリの７オーマツトの図である。 第２１図は、第１図、第２図、第３図及び第６図のシス
テムにおいて使用されるグローバルメモリモジュールの
メモリマツプにおける専用メモリの位置の説明図である
。 第２２図は、本発明の１実施例によるシステムで使用さ
れるフォールトトレラントな電源の回路図である。 １１．１２．１３・・・プロセッサ（ｃＰ Ｕ）、１４
．１５・・・メモリモジュール、 １６・・・ローカルメモリ、 １７・・・クロック発振器、 ２１．２２．２３・・・バス、 ２４．２５・・・入出力バス、 ２６．２７・・・入出カプロセッサ、 ２８・・・バス、 ２９・・・バスインターフェースモジュール、３０・・
・Ｉ１０コントローラ、 ３１・・・ラジアルライン、 ３２・・・システムステータスバス、 ３３・・・肯定応答／ステータスバス、４０・・・マイ
クロプロセッサチップ、４１．４２．４３・・・ローカ
ルバス、４４．４５・・・キャッシュメモリ、 ４６・・・浮動小数点コプロセッサ、 ５０・・・ライトバッファ、 ５１・・・リードバッファ、 ５２・・・ライトバッファバイパス、 ５３・・・データバス、 ５４・・・アドレスバス、 ５５・・・制御バス、 ５６・・・バスインターフェース、 ５７・・・多重アドレス／データバス、５８・・・コマ
ンドライン、 ６０・・・メモリコントローラ、 ６１・・・ローカルレジスタ、 ６２・・・不揮発性メモリ、 ６５・・・割り込み回路、 ７１・・・サイクルカウンタ、 ７２・・・リフレッシュカウンタ、 ７３・・・カウンタ、 ７４・・・ＤＭＡ回路、 ７６・・・レジスタ、 ７７・・・ＡＬＵ。 ７８・・・シック、 ８１・・・プロセッサバス構造、 ８２・・・命令デコーダ、 ８３・・・トランスレーションルッタアサイトハッ７ア
（ＴＬＢ）、 ８４・・・仮想アドレスバス、 ８７・・・パイプライン及びバス制御回路、９１．９２
．９３・・・入力／出力ポート、９４．９５．９６・・
・レジスタ、 １００・・・ポート回路、 １０１・・・データバス、 １０２・・・アドレスバス、 １０３・・・コマンドバス、 １０４・・・ＤＲＡＭ。 １０５・・・メモリコントローラ、 １０６・・・制御・ステータスレジスタ、１０７・・・
不揮発性ＲＡＭ。 １０８・・・ライトプロテクト、 １０９・・・バスインターフェース、 １１０・・・アービトレータ回路、 １１４・・・リードレジスタ、 １１７・・・コントローラ、 １１８・・・す７レツシユカウンタ、 １１９・・・割り込みポート回路、 １２１、 １２２・・・ボート、 １２３・・・双方向多重アドレス／データバス、１２４
・・・双方向コマンドバス、 １２６・・・ステートマシン、 １２７．１２８・・・ラッチ、 １３０・・・内部ステータス・制御レジスタ、１３１・
・・バスインターフェース、 １３２・・・マルチプレクサ、 １３３・・・制御・データ転送レジスタ、１３５・・・
割り込み分配器、 １３６・・・割り込みボータ、 １３８・・・保持レジスタ、 １４１・・・ローカルメモリエリア、 １４２・・・グローバルメモリエリア、１４３・・・核
エリア、１４４・・・核データエリア、１４５・・・ユ
ーザプログラムベージエリア、１４６・・・ユーザペー
ジエリア、 １４７・・・ディスクバッファエリア、１４９・・・Ｉ
１０ステージングエリア、１６０・・・交流電力ライン
、 １６１・・・電力分配ユニット、 １６２．１６３・・・バッテリバック、１６４．１６５
・・・バルク電源、 １６６．１６７・・・直流分配バス、 １６８・・・ＤＣ−ＤＣコンバータ、 １６９・・・システムファン、 １７０・・・保守・診断グロセッサ、 第９図 ＜ＣＱ ココ ｃ１＋− 〇〇 クコ ０＋− 第１９区 物■里
ムの電気回路のブロック図である。 第２図は、第１図のＣＰＵの電気回路のブロック図であ
る。 第３図は、第２図のＣＰＵに使用されるマイクロプロセ
ッサチップの電気回路のブロック図である。 第４図と第５図は、それぞれ、第２図と第３図のＣＰＵ
において生じるイベントを時間の関数として示すタイミ
ング図である。 第６図は、第１図のコンピュータシステムにおけるｉｓ
のメモリモジュールの電気回路のブロック図である。 第７図は、第１図のシステムにおけるメモリバスに対し
ＣＰＵにおこるイベントを示すタイミング図である。 第８図は、第１図のコンピュータシステムでの１個のＩ
１０プロセッサの電気回路のブロック図である。 第９図は、第１図のシステムでのメモリモジュールとＩ
１０プロセッサの間の転送プロトコルのためのイベント
を示すタイミング図である。 第１０図は、第１図から第３図までのＣＰＵにおける命
令の実行のためのイベントを示すタイミング図である。 第１０ａ図は、第１０図の図の一部の詳細図である。 第１１図と第１２図は、それぞれ、第１図から第３図ま
でのＣＰＵにおける命令の実行のためのイベントを示す
第１０図と同様なタイミング図である。 第１３図は、第２図のＣＰＵにおいて用いられる割り込
み同期回路の電気回路のブロック図である。 第１４図、第１５図、第１６図及び第１７図は、それぞ
れ、第１図から第３図までのＣＰＵでの命令の実行のた
めのイベントを示す第１０図または第１１図と同様なタ
イミング図であり、様々な場面を説明する。 第１８図は、第１図、第２図、第３図及び第６図のシス
テムにおいて使用されるメモリの物理的メモリマツプ図
である。 第１９図は、第１図、第２図、第３図及び第６図のシス
テムにおいて使用されるメモリの仮想的メモリマツプ図
である。 第２０図は、第２図または第３図によるＣＰＵにおける
マイクロプロセッサチップにおける仮想アドレスとＴＬ
Ｂエントリの７オーマツトの図である。 第２１図は、第１図、第２図、第３図及び第６図のシス
テムにおいて使用されるグローバルメモリモジュールの
メモリマツプにおける専用メモリの位置の説明図である
。 第２２図は、本発明の１実施例によるシステムで使用さ
れるフォールトトレラントな電源の回路図である。 １１．１２．１３・・・プロセッサ（ｃＰ Ｕ）、１４
．１５・・・メモリモジュール、 １６・・・ローカルメモリ、 １７・・・クロック発振器、 ２１．２２．２３・・・バス、 ２４．２５・・・入出力バス、 ２６．２７・・・入出カプロセッサ、 ２８・・・バス、 ２９・・・バスインターフェースモジュール、３０・・
・Ｉ１０コントローラ、 ３１・・・ラジアルライン、 ３２・・・システムステータスバス、 ３３・・・肯定応答／ステータスバス、４０・・・マイ
クロプロセッサチップ、４１．４２．４３・・・ローカ
ルバス、４４．４５・・・キャッシュメモリ、 ４６・・・浮動小数点コプロセッサ、 ５０・・・ライトバッファ、 ５１・・・リードバッファ、 ５２・・・ライトバッファバイパス、 ５３・・・データバス、 ５４・・・アドレスバス、 ５５・・・制御バス、 ５６・・・バスインターフェース、 ５７・・・多重アドレス／データバス、５８・・・コマ
ンドライン、 ６０・・・メモリコントローラ、 ６１・・・ローカルレジスタ、 ６２・・・不揮発性メモリ、 ６５・・・割り込み回路、 ７１・・・サイクルカウンタ、 ７２・・・リフレッシュカウンタ、 ７３・・・カウンタ、 ７４・・・ＤＭＡ回路、 ７６・・・レジスタ、 ７７・・・ＡＬＵ。 ７８・・・シック、 ８１・・・プロセッサバス構造、 ８２・・・命令デコーダ、 ８３・・・トランスレーションルッタアサイトハッ７ア
（ＴＬＢ）、 ８４・・・仮想アドレスバス、 ８７・・・パイプライン及びバス制御回路、９１．９２
．９３・・・入力／出力ポート、９４．９５．９６・・
・レジスタ、 １００・・・ポート回路、 １０１・・・データバス、 １０２・・・アドレスバス、 １０３・・・コマンドバス、 １０４・・・ＤＲＡＭ。 １０５・・・メモリコントローラ、 １０６・・・制御・ステータスレジスタ、１０７・・・
不揮発性ＲＡＭ。 １０８・・・ライトプロテクト、 １０９・・・バスインターフェース、 １１０・・・アービトレータ回路、 １１４・・・リードレジスタ、 １１７・・・コントローラ、 １１８・・・す７レツシユカウンタ、 １１９・・・割り込みポート回路、 １２１、 １２２・・・ボート、 １２３・・・双方向多重アドレス／データバス、１２４
・・・双方向コマンドバス、 １２６・・・ステートマシン、 １２７．１２８・・・ラッチ、 １３０・・・内部ステータス・制御レジスタ、１３１・
・・バスインターフェース、 １３２・・・マルチプレクサ、 １３３・・・制御・データ転送レジスタ、１３５・・・
割り込み分配器、 １３６・・・割り込みボータ、 １３８・・・保持レジスタ、 １４１・・・ローカルメモリエリア、 １４２・・・グローバルメモリエリア、１４３・・・核
エリア、１４４・・・核データエリア、１４５・・・ユ
ーザプログラムベージエリア、１４６・・・ユーザペー
ジエリア、 １４７・・・ディスクバッファエリア、１４９・・・Ｉ
１０ステージングエリア、１６０・・・交流電力ライン
、 １６１・・・電力分配ユニット、 １６２．１６３・・・バッテリバック、１６４．１６５
・・・バルク電源、 １６６．１６７・・・直流分配バス、 １６８・・・ＤＣ−ＤＣコンバータ、 １６９・・・システムファン、 １７０・・・保守・診断グロセッサ、 第９図 ＜ＣＱ ココ ｃ１＋− 〇〇 クコ ０＋− 第１９区 物■里
Claims (38)
- （１）（ａ）実質的に同一の構成を備え、実質的に同一
の命令ストリームを実行する第１、第２及び第３のＣＰ
Ｕと、 （ｂ）実質的に同一の構成を備え、実質的に同一のデー
タを格納できる第１と第２のメモリモジュールと、 （ｃ）第１、第２及び第３のＣＰＵの各々を個々に上記
の第１と第２のメモリモジュールの各々に結合し、これ
により上記の第１、第２および第３のＣＰＵが上記の第
１と第２のメモリモジュールに別々にかつ２重にアクセ
スするバスと、（ｄ）上記の第１メモリモジュールに結
合される第１入力／出力バス、及び、上記の第２メモリ
モジュールに結合される第２入力／出力バスと、（ｅ）
上記の第１と第２の入力／出力バスの双方に結合された
第１入力／出力プロセッサ、及び、上記の第１と第２の
入力／出力バスの双方に結合された第２入力／出力プロ
セッサとからなるフォールトトレラントなコンピュータ
システム。 - （２）請求項１に記載されたシステムにおいて、上記の
第１、第２及び第３のＣＰＵがメモリ参照のイベントの
さいに緩く同期されるフォールトトレラントなコンピュ
ータシステム。 - （３）請求項２に記載されたシステムにおいて、上記の
第１と第２のメモリモジュールへの上記の全ＣＰＵによ
るアクセスを検出し、アクセスがより早く起こったため
に上記の全ＣＰＵの中の最後のＣＰＵが上記のアクセス
を実行するまで待たねばならないいずれかのＣＰＵをス
トールすることにより、上記の第１、第２及び第３のＣ
ＰＵがメモリ参照のイベントのさいに緩く同期されるフ
ォールトトレラントなコンピュータシステム。 - （４）請求項１に記載されたシステムにおいて、上記の
第１、第２及び第３のＣＰＵが、上記の実行が非同期で
あるような独立したクロックをもとに作動するフォール
トトレラントなコンピュータシステム。 - （５）請求項１に記載されたシステムにおいて、上記の
２個のメモリモジュールの一方がプライマリメモリと指
定され、他方がバックアップメモリとして指定され、全
ＣＰＵによるライト動作が上記の両メモリモジュールに
おいて実行されるが、しかしリード動作においては、上
記の全ＣＰＵがプライマリメモリからのみデータを受け
取り、そして、どの時間においても、バックアップメモ
リモジュールがプライマリメモリとして指定でき、プラ
イマリメモリがプライマリメモリとして指定できるフォ
ールトトレラントなコンピュータシステム。 - （６）請求項１に記載されたシステムにおいて、上記の
第１と第２の入力／出力バスの両方に結合された少なく
とも１個の追加の入力／出力プロセッサを備えるフォー
ルトトレラントなコンピュータシステム。 - （７）請求項１に記載されたシステムにおいて、上記の
メモリモジュールが上記のメモリ参照をボートするため
の手段を備え、上記のメモリ参照をボートするための上
記の手段においてメモリライトのためだけにデータがボ
ートされ、アドレスとコマンドがメモリリードとメモリ
ライトの両方のためだけにボートされるフォールトトレ
ラントなコンピュータシステム。 - （８）請求項７に記載されたシステムにおいて、上記の
メモリモジュールの各々がランダムアクセスメモリを備
え、このランダムアクセスメモリが上記のボートするた
めの手段の動作と並列にアクセスされるフォールトトレ
ラントなコンピュータシステム。 - （９）請求項１に記載されたシステムにおいて、上記の
第１、第２及び第３のＣＰＵの１つが故障したときに、
そのＣＰＵがオフラインに置かれ、残りの２個のＣＰＵ
が上記の命令ストリームを実行することを続けるフォー
ルトトレラントなコンピュータシステム。 - （１０）（ａ）第１、第２及び第３の個々にクロックを
備えたＣＰＵの各々において同じ命令を実行するステッ
プと、 （ｂ）第１と第２のメモリモジュールに同一のデータを
格納するステップと、 （ｃ）上記の第１と第２のメモリモジュールの各々に対
して個々に上記の第１、第２及び第３のＣＰＵの各々に
よるメモリ参照を実行するステップと、 （ｄ）上記のメモリ参照が上記の第１、第２及び第３の
ＣＰＵから受け取られたときに、上記のメモリ参照に応
答して上記の第１と第２のメモリモジュールにおける格
納動作または再呼び出し動作を行うステップからなる冗
長性コンピュータシステムの作動法。 - （１１）請求項１０に記載された方法において、（ｅ）
上記の第１メモリモジュールに結合された第１入力／出
力バスと、上記の第２メモリモジュールに結合された第
２入力／出力バスとに対し別々に入力／出力機能を実行
するステップと、（ｆ）上記の第１と第２の入力／出力
バスの両方に結合された第１入力／出力プロセッサにお
いて、及び、上記の第１と第２の入力／出力バスの両方
に結合された第２入力／出力プロセッサにおいて上記の
入力／出力機能を処理するステップを含む冗長性コンピ
ュータシステムの作動法。 - （１２）請求項１１に記載された方法において、メモリ
参照のイベントのときに同期を検出し、上記の第１、第
２及び第３のＣＰＵのいずれか１個のＣＰＵをストール
して、このイベントが全３個のＣＰＵにより同期して実
行されるように他のＣＰＵを導くようにすることにより
全ＣＰＵを緩く同期するステップを備える冗長性コンピ
ュータシステムの作動法。 - （１３）請求項１０に記載された方法において、上記の
第１と第２の入力／出力バスの両方に結合された少なく
とも１個の追加の入力／出力プロセッサにおいて上記の
入力／出力機能を処理するステップを備える冗長性コン
ピュータシステムの作動法。 - （１４）請求項１１に記載された方法において、上記の
メモリ参照を処理し、これにより、上記の第１）第２及
び第３のＣＰＵを相互に同期するステップを備える冗長
性コンピュータシステムの作動法。 - （１５）請求項１０に記載された方法において、上記の
第１、第２及び第３のＣＰＵから上記の第１と第２のメ
モリモジュールの両方への上記のメモリアクセスをボー
トするステップと、上記の第１と第２のメモリモジュー
ルの各々のメモリをアクセスする一方上記のボートする
ステップを上記のボートするステップが完了したときメ
モリアクセスが直ちに有効にできるように同時に行うス
テップを備える冗長性コンピュータシステムの作動法。 - （１６）（ａ）同じ命令ストリームを実行するが、ＣＰ
Ｕであって、それぞれ別々のメモリアクセスポートを備
える第１、第２及び第３のＣＰＵと、 （ｂ）２重のデータを格納するための上記の全ＣＰＵの
アドレス範囲内で同一のアドレス空間を備える第１と第
２のメモリ手段であって、両メモリ手段の各々が、それ
ぞれ、上記の第１、第２及び第３のＣＰＵの上記のメモ
リアクセスポートに結合された第１、第２及び第３の入
力／出力ポートを備える第１と第２のメモリ手段と、 （ｃ）アクセスのためのポートの間の情報を比較し、少
なくとも２個のポートが同じそのような情報を有する場
合のみにアクセスの完了を許すポート手段を備える上記
の第１、第２及び第３のポートの各々とを備えたコンピ
ュータシステム。 - （１７）請求項１６に記載されたシステムにおいて、 第１と第２の入力／出力バスを備え、上記の第１と第２
のメモリ手段が各々別々の周辺入力／出力ポートを備え
、上記の第１と第２の入力／出力バスが上記の第１と第
２のメモリ手段の上記の入力／出力ポートに別々に結合
されるコンピュータシステム。 - （１８）請求項１６に記載されたシステムにおいて、 全３個の上記の第１、第２及び第３のＣＰＵが厳密に同
じメモリ参照を実行するまでメモリ参照の実行をストー
ルすることにより上記の全ＣＰＵにおける命令ストリー
ムの実行を同期する手段を備えるコンピュータシステム
。 - （１９）請求項１６に記載されたシステムにおいて、 上記の情報がライト動作のためのアドレスとデータの情
報を含むコンピュータシステム。 - （２０）請求項１６に記載されたシステムにおいて、 上記のＣＰＵの各々が別々のクロックを備えて非同期に
作動し、上記の第１と第２のメモリモジュールの各々が
別々のクロックを備え、これにより、上記のＣＰＵとメ
モリモジュールが全て非同期に作動するコンピュータシ
ステム。 - （２１）請求項２０に記載されたシステムにおいて、 メモリ参照のイベントにおいて、より遅いＣＰＵが追い
付くまで上記の全ＣＰＵをストールすることにより上記
の全ＣＰＵが相互に緩く結合されるコンピュータシステ
ム。 - （２２）（ａ）第１、第２及び第３のＣＰＵにおいて同
じ命令ストリームを実行するステップと、（ｂ）上記の
第１、第２及び第３のＣＰＵの各々において別々の第１
、第２及び第３のメモリアドレスバスで命令アドレスを
発生するステップと、（ｃ）実質的に第１、第２及び第
３のメモリバスを介して上記の第１と第２のメモリ手段
の各々にメモリアクセスを実行するステップを含み、上
記のＣＰＵのアドレス範囲内で実質的に同一のアドレス
空間を備える第１と第２のメモリ手段に２重のデータを
格納するステップと、 （ｄ）上記のメモリアクセスを表す情報を比較するステ
ップを含み、上記の第１、第２及び第３のメモリアクセ
スバスから受け取ったときに上記の第１と第２のメモリ
手段において上記のメモリアクセスの各々をボートする
ステップと、 （ｅ）上記のアドレスバスの少なくとも２個が同じその
ような情報を示す場合にのみ上記のアクセスが完了する
ことを可能にするステップとを備えるコンピュータシス
テムの作動法。 - （２３）請求項２２に記載された方法において、上記の
第１、第２及び第３のＣＰＵが実質的に同時に同じ命令
ストリームを実行することにより上記のＣＰＵを同期す
るステップを含み、上記のＣＰＵを同期する上記のステ
ップが、全３個の第１、第２及び第３のＣＰＵが同時に
同じ命令を実行しているときまでメモリアクセスをスト
ールするステップを含むコンピュータシステムの作動法
。 - （２４）請求項２３に記載された方法において、上記の
同期のステップが、全３個の第１、第２及び第３のＣＰ
Ｕが割り込みが示されたときに同じ命令を実行している
ように全ＣＰＵの外部割り込みの実施の時間を合わせる
ステップを含むコンピュータシステムの作動法。 - （２５）（ａ）少なくとも第１と第２のプロセッサにお
いて同じ命令ストリームを実行するステップと、 （ｂ）上記の第１と第２のプロセッサの各々においてリ
モートアクセス（このリモートアクセスは別々の第１と
第２のアクセスポートに向けられる）を発生するステッ
プと、 （ｃ）上記の第１と第２のアクセスポートで上記のリモ
ートアクセスの各１つを検出し、リモートアクセスが第
１と第２のアクセスポートの両方で検出されるまで上記
の第１と第２のプロセッサにおける命令の実行をストー
ルするステップを備えたコンピュータシステム作動法。 - （２６）請求項２５に記載された方法において、上記の
実行のステップが上記の第１と第２のプロセッサ内にあ
り、リモートアクセスを発生する上記のステップが上記
の第１、第２及び第３のプロセッサ内にあるコンピュー
タシステム作動法。 - （２７）請求項２６に記載された方法において、上記の
第１と第２のアクセスポートが、上記の第１、第２及び
第３のプロセッサに対して非同期に作動される第１と第
２のモジュール内にあるコンピュータシステム作動法。 - （２８）請求項２５に記載された方法において、上記の
プロセッサのアドレス範囲内に第１と第２のアドレス空
間に２重のデータを格納するステップを含むコンピュー
タシステム作動法。 - （２９）請求項２５に記載された方法において、上記の
第１と第２のプロセッサにより実行される任意の割り込
みを同期するステップを含み、上記のプロセッサが上記
の命令ストリームにおける同じ命令で同じ割り込みを実
行するコンピュータシステム作動法。 - （３０）請求項２９に記載された方法において、上記の
プロセッサを同期する上記のステップが、全３個の第１
、第２及び第３のプロセッサが同時に同じメモリアクセ
スを実行しているときまでメモリアクセスの実行をスト
ールすることを含むコンピュータシステム作動法。 - （３１）請求項２９に記載された方法において、上記の
同期のステップが、また、全３個の第１、第２及び第３
のプロセッサが同時に同じ割り込みを実行しているとき
まで全ＣＰＵの割り込みの実行をストールすることを含
むコンピュータシステム作動法。 - （３２）（ａ）多重のＣＰＵと、 （ｂ）各ＣＰＵから別々のポートを介して上記の全ＣＰ
Ｕによってアクセスされ、全ＣＰＵから受け取られた要
求をポートする複数の冗長性モジュールと、 （ｃ）上記のＣＰＵにより上記のポートと上記のモジュ
ールとを介してアクセスされる複数の冗長性入力／出力
プロセッサと、 （ｄ）上記の全ＣＰＵによって格納されるデータ（この
データは下記の入力／出力装置をアクセスする入力／出
力プロセッサを再指定するために上記の全ＣＰＵによっ
て変更可能である）によって指定されたときに上記の入
力／出力プロセッサの１個によってアクセスされる複数
の入力／出力装置を備えたコンピュータシステム。 - （３３）請求項３２に記載されたシステムにおいて、 上記の多重のＣＰＵが同じ命令ストリームを実行するコ
ンピュータシステム。 - （３４）請求項３２に記載されたシステムにおいて、 上記の入力／出力プロセッサにおいて故障を検出するた
めの手段を含み、上記の全ＣＰＵによって格納された上
記のデータが上記の入力／出力装置におけるレジスタの
アドレスであり、上記の入力／出力プロセッサの各１個
が上記のモジュールの２個を介して上記の全ＣＰＵによ
ってアクセスされるコンピュータシステム。 - （３５）（ａ）冗長性モジュールによって全ＣＰＵから
受け取られる要求をボートすることを含み、多重のＣＰ
Ｕにより各ＣＰＵから別々のボートを介して複数の冗長
性モジュールをアクセスするステップと、 （ｂ）上記のボートと上記のモジュールとを介して上記
の全ＣＰＵによって冗長性入力／出力プロセッサをアク
セスするステップと、 （ｃ）上記の入力／出力プロセッサを介して複数の入力
／出力装置をアクセスし、各入力／出力装置は、上記の
全ＣＰＵによって格納されたデータによって指定された
１個の入力／出力プロセッサによってアクセスされ、上
記のデータは、各入力／出力装置をアクセスする入力／
出力プロセッサを再指定する全ＣＰＵによって変更でき
るステップを備えた、多重のＣＰＵを備えたコンピュー
タシステムの作動法。 - （３６）請求項３５に記載された方法において、上記の
多重のＣＰＵが同じ命令ストリームを実行し、上記のモ
ジュールがメモリモジュールである、多重のＣＰＵを備
えたコンピュータシステムの作動法。 - （３７）請求項３５に記載された方法において、上記の
入力／出力プロセッサにおける故障を検出するステップ
を備え、上記のＣＰＵによって格納された上記のデータ
が上記の入力／出力装置におけるレジスタのアドレスで
ある、多重のＣＰＵを備えたコンピュータシステムの作
動法。 - （３８）請求項３５に記載された方法において、上記の
各入力／出力プロセッサが上記のモジュールの２個を介
して上記のＣＰＵによってアクセスされる、多重のＣＰ
Ｕを備えたコンピュータシステムの作動法。
Applications Claiming Priority (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US282629 | 1981-07-13 | ||
| US28254088A | 1988-12-09 | 1988-12-09 | |
| US28246988A | 1988-12-09 | 1988-12-09 | |
| US28262988A | 1988-12-09 | 1988-12-09 | |
| US28357488A | 1988-12-13 | 1988-12-13 | |
| US283574 | 1988-12-13 | ||
| US07/283,573 US4965717A (en) | 1988-12-09 | 1988-12-13 | Multiple processor system having shared memory with private-write capability |
| EP90105103A EP0447578A1 (en) | 1988-12-09 | 1990-03-19 | Memory management in high-performance fault-tolerant computer system |
| EP90105102A EP0447577A1 (en) | 1988-12-09 | 1990-03-19 | High-performance computer system with fault-tolerant capability |
| AU52027/90A AU628497B2 (en) | 1988-12-09 | 1990-03-20 | Memory management in high-performance fault-tolerant computer systems |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02202636A true JPH02202636A (ja) | 1990-08-10 |
| JPH079625B2 JPH079625B2 (ja) | 1995-02-01 |
Family
ID=41040648
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1322461A Expired - Fee Related JPH079625B2 (ja) | 1988-12-09 | 1989-12-11 | フォールトトレラントな能力を備えたコンピュータ |
| JP1322462A Pending JPH02202637A (ja) | 1988-12-09 | 1989-12-11 | フォールトトレラントコンピュータにおけるメモリ管理システム |
| JP6054483A Pending JPH0713789A (ja) | 1988-12-09 | 1994-02-28 | フォールトトレラントコンピュータにおけるメモリ管理システム |
Family Applications After (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1322462A Pending JPH02202637A (ja) | 1988-12-09 | 1989-12-11 | フォールトトレラントコンピュータにおけるメモリ管理システム |
| JP6054483A Pending JPH0713789A (ja) | 1988-12-09 | 1994-02-28 | フォールトトレラントコンピュータにおけるメモリ管理システム |
Country Status (7)
| Country | Link |
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