JPH02202713A - 同期クロック発生回路 - Google Patents
同期クロック発生回路Info
- Publication number
- JPH02202713A JPH02202713A JP1022445A JP2244589A JPH02202713A JP H02202713 A JPH02202713 A JP H02202713A JP 1022445 A JP1022445 A JP 1022445A JP 2244589 A JP2244589 A JP 2244589A JP H02202713 A JPH02202713 A JP H02202713A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- generation circuit
- clock generation
- clkn
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、同期クロック発生回路に関し、特にディジタ
ル回路におけるクロック発生回路に関するものである。
ル回路におけるクロック発生回路に関するものである。
従来、ディジタルＣＲＴデイスプレィ装置は。
オフィスコンピュータやパーソナルコンピュータ。
あるいはワードプロセッサなどのシステムで使用されて
いる。これらのシステムは、別個に開発されているもの
が多く、また同じパーソナルコンピュータ間でもメーカ
ーが異なれば、接続されるデイスプレィ装置の同期信号
等も異なっているものが多い。従って、それぞれ相互に
独立で同期信号が異なる複数のＣＲＴデイスプレィ装置
を結合し、それらの他のシステムのビデオ信号を自シス
テムのビデオ信号と合成して自システムに接続されたＣ
ＲＴデイスプレィ装置に表示させるためには、他のシス
テムのビデオ信号を、自システムのビデオ信号と同期さ
せる必要がある。また、ＣＲＴ画面の横・縦の比率も異
なっているため、同期精度の高いクロックが要求される
。
いる。これらのシステムは、別個に開発されているもの
が多く、また同じパーソナルコンピュータ間でもメーカ
ーが異なれば、接続されるデイスプレィ装置の同期信号
等も異なっているものが多い。従って、それぞれ相互に
独立で同期信号が異なる複数のＣＲＴデイスプレィ装置
を結合し、それらの他のシステムのビデオ信号を自シス
テムのビデオ信号と合成して自システムに接続されたＣ
ＲＴデイスプレィ装置に表示させるためには、他のシス
テムのビデオ信号を、自システムのビデオ信号と同期さ
せる必要がある。また、ＣＲＴ画面の横・縦の比率も異
なっているため、同期精度の高いクロックが要求される
。
第４図に従来の同期クロック発生回路の構成例を示す、
従来の同期クロック発生回路は、ＮＡＮＤ回路と、抵抗
Ｒと、コンデンサＣと、バッファとから構成され、トリ
ガ信号がｔｔ Ｌ”から′Ｈ″になると、発振を開始し
、ｕ Ｈｎの間は発振をし続ける。すなわち、ＲとＣに
よるマルチバイブレークを示している。
従来の同期クロック発生回路は、ＮＡＮＤ回路と、抵抗
Ｒと、コンデンサＣと、バッファとから構成され、トリ
ガ信号がｔｔ Ｌ”から′Ｈ″になると、発振を開始し
、ｕ Ｈｎの間は発振をし続ける。すなわち、ＲとＣに
よるマルチバイブレークを示している。
上記従来技術の抵抗Ｒ，コンデンサＣによるマルチバイ
ブレータの場合には１周波数安定性に問題があり、クロ
ックを高速化することが難しかった。また、周波数安定
性が高く、トリガ信号に対する同期精度も良いクロック
を発生させるには、水晶発振器を用いることが考えられ
る。しかし、トリガ信号によって発振させるには、その
特性上国璽であり、一般には第５図のような方式が採ら
れたが、この場合、トリガ信号に対する同期精度は最大
１クロツクとなってしまう。
ブレータの場合には１周波数安定性に問題があり、クロ
ックを高速化することが難しかった。また、周波数安定
性が高く、トリガ信号に対する同期精度も良いクロック
を発生させるには、水晶発振器を用いることが考えられ
る。しかし、トリガ信号によって発振させるには、その
特性上国璽であり、一般には第５図のような方式が採ら
れたが、この場合、トリガ信号に対する同期精度は最大
１クロツクとなってしまう。
本発明の目的は、このような従来の問題を解決し、周波
数安定性が高く、同期精度を任意に設定可能なりロック
を得られる同期クロック発生回路を提供することにある
。
数安定性が高く、同期精度を任意に設定可能なりロック
を得られる同期クロック発生回路を提供することにある
。
上記目的を達成するため、本発明の同期クロック発生回
路は、周期の１ ／ ｎ （ｎ ＝整数）ずつ位相が遅
れたクロック群を発生するクロック発生回路と、これら
のクロックによりトリガ信号をサンプリングするフリッ
プフロップ回路と、該サンプリング（ラッチ）されたデ
ータを基にクロックを選択する制御回路およびセレクト
回路とから構成されたことに特徴がある。
路は、周期の１ ／ ｎ （ｎ ＝整数）ずつ位相が遅
れたクロック群を発生するクロック発生回路と、これら
のクロックによりトリガ信号をサンプリングするフリッ
プフロップ回路と、該サンプリング（ラッチ）されたデ
ータを基にクロックを選択する制御回路およびセレクト
回路とから構成されたことに特徴がある。
本発明においては、前記トリガ信号に対する同期精度（
ジッタ）を任意に設定でき１周波数安定性の高いクロッ
クが得られる。
ジッタ）を任意に設定でき１周波数安定性の高いクロッ
クが得られる。
以下５本発明の一実施例を、図面により詳細に説明する
。
。
第１図は、本発明の一実施例を示す同期クロック発生回
路の構成図である。
路の構成図である。
第１図において、１１は周期Ｔの１／ｎ（ｎ＝整数）ず
つ位相が遅れたクロック群を発生するクロック発生回路
、１２−１．１２−２．・・・ １２−ｎはこれらのク
ロックによりトリガ信号をサンプルするフリップフロッ
プ回路、１３．１４はこのサンプル（ラッチ）されたデ
ータを基にクロックを選択する制御回路およびセレクト
回路である。セレクト回路１４は、複数のＡＮＤ回路と
、それらのＡＮＤ出力のＯＲを取るＯＲ回路とから構成
される。
つ位相が遅れたクロック群を発生するクロック発生回路
、１２−１．１２−２．・・・ １２−ｎはこれらのク
ロックによりトリガ信号をサンプルするフリップフロッ
プ回路、１３．１４はこのサンプル（ラッチ）されたデ
ータを基にクロックを選択する制御回路およびセレクト
回路である。セレクト回路１４は、複数のＡＮＤ回路と
、それらのＡＮＤ出力のＯＲを取るＯＲ回路とから構成
される。
クロック発生回路１１からは、必要とする周波数ｆで、
位相差１／ｎ ｆのクロックＣＬＫＩ、ＣＬＫ２、・・
・、ＣＬＫｎを発生する。この回路の具体的構成例およ
びタイミングを第２図に示す。すなわち、安定な水晶発
振器を用い、第２図（ａ）のように、分周器を用いたも
の、第２図（ｂ）のように、遅延素子を用いたものなど
で構成される。
位相差１／ｎ ｆのクロックＣＬＫＩ、ＣＬＫ２、・・
・、ＣＬＫｎを発生する。この回路の具体的構成例およ
びタイミングを第２図に示す。すなわち、安定な水晶発
振器を用い、第２図（ａ）のように、分周器を用いたも
の、第２図（ｂ）のように、遅延素子を用いたものなど
で構成される。
これらのクロックＣＬＫＩ、ＣＬＫ２．・・・ＣＬＫｎ
に対して、それぞれフリップフロップ回路１２で、トリ
ガ信号をサンプリングする。そして、そのサンプリング
値Ｄｉ、Ｄ２．・・・、Ｄｎのうち、どれが一番先にｄ
ｉ Ｈ７ルベルになるかを制御回路１３が監視し、一番
先にＩｔ ｔ（＃ｊレベルになったフリップフロップ回
路１２のクロックを有効とするように、コントロール信
号０１，０２．・・・Ｏｎを出力する。セレクト回路１
４はこのコントロール信号を受け、クロックＣＬＫＩ、
ＣＬＫ２゜・・・、ＣＬＫｎから、１つのクロックをセ
レクトして出力する。
に対して、それぞれフリップフロップ回路１２で、トリ
ガ信号をサンプリングする。そして、そのサンプリング
値Ｄｉ、Ｄ２．・・・、Ｄｎのうち、どれが一番先にｄ
ｉ Ｈ７ルベルになるかを制御回路１３が監視し、一番
先にＩｔ ｔ（＃ｊレベルになったフリップフロップ回
路１２のクロックを有効とするように、コントロール信
号０１，０２．・・・Ｏｎを出力する。セレクト回路１
４はこのコントロール信号を受け、クロックＣＬＫＩ、
ＣＬＫ２゜・・・、ＣＬＫｎから、１つのクロックをセ
レクトして出力する。
第３図にクロック数Ｈ＝３のときのタイミングチャート
を示す、トリガ信号をクロックＣＬＫＩ。
を示す、トリガ信号をクロックＣＬＫＩ。
ＣＬＫ２．ＣＬＫ３でそれぞれサンプリングし、そのサ
ンプル値が一番先にＩｔ ＨｊｊとなったＤ２を制御回
路１３が受け、このクロックＣＬＫ２を有効とするよう
に０２をＯＨ”とする。セレクト回路１４は、これを受
け、ＣＬＫ２を出力する。この場合、トリガ信号の立上
りが、期間ＴＶ内に位置したときにＣＬＫ２がセレクト
される。よって、ｎ＝３のときのトリガ信号に対する同
期精度は、同期精度＝Ｔ１／／周期 ＝ （１／ｎｆ）／ （１／ｆ） ＝ １／ｎ −１／３ となる、従って、ｎの値を上げることによって同期精度
を上げることができ、所望の同期精度を得ることができ
る。
ンプル値が一番先にＩｔ ＨｊｊとなったＤ２を制御回
路１３が受け、このクロックＣＬＫ２を有効とするよう
に０２をＯＨ”とする。セレクト回路１４は、これを受
け、ＣＬＫ２を出力する。この場合、トリガ信号の立上
りが、期間ＴＶ内に位置したときにＣＬＫ２がセレクト
される。よって、ｎ＝３のときのトリガ信号に対する同
期精度は、同期精度＝Ｔ１／／周期 ＝ （１／ｎｆ）／ （１／ｆ） ＝ １／ｎ −１／３ となる、従って、ｎの値を上げることによって同期精度
を上げることができ、所望の同期精度を得ることができ
る。
このように、本実施例においては、同期クロック発生回
路の周波数安定性は、クロック発生回路の水晶発振器に
よるため、非常に安定度の高いクロックが得られる。ま
た、本実施例では、制御回路と選択回路を用いてトリガ
信号に対する同期精度（ジッタ）を任意に設定できる。
路の周波数安定性は、クロック発生回路の水晶発振器に
よるため、非常に安定度の高いクロックが得られる。ま
た、本実施例では、制御回路と選択回路を用いてトリガ
信号に対する同期精度（ジッタ）を任意に設定できる。
以上説明したように、本発明によれば、周波数安定性が
高く、同期精度を任意に設定可能なりロックを得ること
ができる。
高く、同期精度を任意に設定可能なりロックを得ること
ができる。
第１図は本発明の一実施例を示す同期クロック発生回路
の構成図、第２図は第１図におけるクロック発生回路の
具体例を示す図、第３図は第１図の動作タイミングチャ
ート、第４図は従来の同期クロック発生回路の構成図、
第５図は従来の問題点を説明するための図である。 １１：クロック発生回路、１２−１．１２−２．・・１
２−ｎ：フリップフロップ回路、１３：制御回路、１４
：セレクト回路。 周波数：ｎｆ 図（その１） （ｂ） 第 図（その２）
の構成図、第２図は第１図におけるクロック発生回路の
具体例を示す図、第３図は第１図の動作タイミングチャ
ート、第４図は従来の同期クロック発生回路の構成図、
第５図は従来の問題点を説明するための図である。 １１：クロック発生回路、１２−１．１２−２．・・１
２−ｎ：フリップフロップ回路、１３：制御回路、１４
：セレクト回路。 周波数：ｎｆ 図（その１） （ｂ） 第 図（その２）
Claims (1)
- （１）周期の１／ｎ（ｎ＝整数）ずつ位相が遅れたクロ
ック群を発生するクロック発生回路と、これらのクロッ
クによりトリガ信号をサンプリングするフリップフロッ
プ回路と、該サンプリング（ラッチ）されたデータを基
にクロックを選択する制御回路およびセレクト回路とか
ら構成されたことを特徴とする同期クロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1022445A JPH02202713A (ja) | 1989-01-31 | 1989-01-31 | 同期クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1022445A JPH02202713A (ja) | 1989-01-31 | 1989-01-31 | 同期クロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02202713A true JPH02202713A (ja) | 1990-08-10 |
Family
ID=12082907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1022445A Pending JPH02202713A (ja) | 1989-01-31 | 1989-01-31 | 同期クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02202713A (ja) |
-
1989
- 1989-01-31 JP JP1022445A patent/JPH02202713A/ja active Pending
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