JPH0418751B2 - - Google Patents
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- JPH0418751B2 JPH0418751B2 JP60296482A JP29648285A JPH0418751B2 JP H0418751 B2 JPH0418751 B2 JP H0418751B2 JP 60296482 A JP60296482 A JP 60296482A JP 29648285 A JP29648285 A JP 29648285A JP H0418751 B2 JPH0418751 B2 JP H0418751B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- level
- flip
- signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Synchronizing For Television (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデジタル型の位相同期回路に関し、位
相ずれを可及的に少なくしようとするものであ
る。
相ずれを可及的に少なくしようとするものであ
る。
パーソルナユコンピユータ（パソコン）では表
示器（CRTデイスプレイ）に内部画面（パソコ
ン画面）と、オンエア又はVTRのテレビ画面を
重ねて表示する（スーパーインポーズする）こと
が行なわれている。この場合両画面の同期をとる
必要があるが、これは、テレビ画面の方は調整で
きないので、テレビ画面にパソコン画面を同期さ
せるという方法で行なう。
示器（CRTデイスプレイ）に内部画面（パソコ
ン画面）と、オンエア又はVTRのテレビ画面を
重ねて表示する（スーパーインポーズする）こと
が行なわれている。この場合両画面の同期をとる
必要があるが、これは、テレビ画面の方は調整で
きないので、テレビ画面にパソコン画面を同期さ
せるという方法で行なう。
第４図で説明すると、１０はテレビ受像機又は
ビデオテープレコーダのビデオ信号出力端子で、
該端子からのビデオ（テレビ）信号はパソコン
PC側の同期分離回路１２及び選択ゲート１４へ
入力される。回路１２で水平同期信号EH及び垂
直同期信号EVが分離され、位相比較回路１６，
１８へ入力される。２０はクロツク発振器で、該
発振器が出力するクロツクCLKはCRTデイスプ
レイ画面のドツトクロツクになり、またこれを計
数してテレビ信号の水平同期信号HS及び垂直同
期信号EVとほゞ同じ周期（やゝ短い）の水平同
期信号HS及び垂直同期信号VSが作られる。２２
はゲート２４を介して該クロツクCLKを受け、
該水平、垂直同期信号HS、VSを出力すると共
に、画面メモリ（VRAM、ビデオラム）３０を
アクセスするアドレスを発生するカウンタであ
る。メモリ３０はモニタ（CRTデイスプレイ）
に表示すべきパソコン画面を格納しており、カウ
ンタ２２が発生するアドレスで読出されると複数
ドツト分のデータを同時に出力し、これはシフト
レジスタ２８に格納され、クロツクCLKで逐次
出力されて（並列／直列変換されて）画像信号に
なる（詳しくはこれにHS、VSが加えられて）。
クロツクCLKまたは中央処理装置CPUなどへも
供給され、該CPUはメモリ３０への画像データ
書込みなどを行なう。
ビデオテープレコーダのビデオ信号出力端子で、
該端子からのビデオ（テレビ）信号はパソコン
PC側の同期分離回路１２及び選択ゲート１４へ
入力される。回路１２で水平同期信号EH及び垂
直同期信号EVが分離され、位相比較回路１６，
１８へ入力される。２０はクロツク発振器で、該
発振器が出力するクロツクCLKはCRTデイスプ
レイ画面のドツトクロツクになり、またこれを計
数してテレビ信号の水平同期信号HS及び垂直同
期信号EVとほゞ同じ周期（やゝ短い）の水平同
期信号HS及び垂直同期信号VSが作られる。２２
はゲート２４を介して該クロツクCLKを受け、
該水平、垂直同期信号HS、VSを出力すると共
に、画面メモリ（VRAM、ビデオラム）３０を
アクセスするアドレスを発生するカウンタであ
る。メモリ３０はモニタ（CRTデイスプレイ）
に表示すべきパソコン画面を格納しており、カウ
ンタ２２が発生するアドレスで読出されると複数
ドツト分のデータを同時に出力し、これはシフト
レジスタ２８に格納され、クロツクCLKで逐次
出力されて（並列／直列変換されて）画像信号に
なる（詳しくはこれにHS、VSが加えられて）。
クロツクCLKまたは中央処理装置CPUなどへも
供給され、該CPUはメモリ３０への画像データ
書込みなどを行なう。
ゲート１４は図示しない制御信号により、端子
１０からのビデオ信号、シフトレジスタ２８から
のビデオ信号のいずれかを選択し、出力する。例
えば第５図に示すようにテレビ画面３２にパソコ
ン画面３４をスーパーインポーズするには、水平
走査線ｌについては、始端Ｓから点P1まではテ
レビ信号、点P1から点P2まではパソコン信号、
点P2から終端Ｅまではテレビ信号にすればよい
が、ゲート１４はこの切換を行なう。
１０からのビデオ信号、シフトレジスタ２８から
のビデオ信号のいずれかを選択し、出力する。例
えば第５図に示すようにテレビ画面３２にパソコ
ン画面３４をスーパーインポーズするには、水平
走査線ｌについては、始端Ｓから点P1まではテ
レビ信号、点P1から点P2まではパソコン信号、
点P2から終端Ｅまではテレビ信号にすればよい
が、ゲート１４はこの切換を行なう。
テレビ画面とパソコン画面の同期化は、次のよ
うにして行なわれる。即ちパソコン側で発生する
内部水平同期信号HSがテレビ信号から分離した
外部水平同期信号EHよら早く発生したとすると
位相比較回路１６は出力を生じ、これはオアゲー
ト２６を通してクロツク停止ゲート２４に入り、
クロツクCLKとカウンタ２２への入力を禁止す
る。位相比較回路は例えばフリツプフロツプであ
り、HSでセツト、EVでリセツトされ、その出
力がアンドゲートであるクロツク停止ゲート２４
に入り、上記動作が行なわれる。外部水平同期信
号EHが入力すると位相比較回路１６はクロツク
停止を解除し、これによりカウンタ２２はクロツ
クCLKの計数を開始する。パソコン側で発生す
る内部水平同期信号HSの周期は外部水平同期信
号EHの周期より若干短いので、該信号HSはEH
より若干早く到来し、従つてクロツク停止が行な
われ、信号EHが到来するときクロツク停止が解
除される。以下同様であり、こうして内部水平同
期信号HSは外部水平同期信号EHに同期化され
る。内部垂直同期信号VSも同様にして外部垂直
同期信号EVに同期化される。
うにして行なわれる。即ちパソコン側で発生する
内部水平同期信号HSがテレビ信号から分離した
外部水平同期信号EHよら早く発生したとすると
位相比較回路１６は出力を生じ、これはオアゲー
ト２６を通してクロツク停止ゲート２４に入り、
クロツクCLKとカウンタ２２への入力を禁止す
る。位相比較回路は例えばフリツプフロツプであ
り、HSでセツト、EVでリセツトされ、その出
力がアンドゲートであるクロツク停止ゲート２４
に入り、上記動作が行なわれる。外部水平同期信
号EHが入力すると位相比較回路１６はクロツク
停止を解除し、これによりカウンタ２２はクロツ
クCLKの計数を開始する。パソコン側で発生す
る内部水平同期信号HSの周期は外部水平同期信
号EHの周期より若干短いので、該信号HSはEH
より若干早く到来し、従つてクロツク停止が行な
われ、信号EHが到来するときクロツク停止が解
除される。以下同様であり、こうして内部水平同
期信号HSは外部水平同期信号EHに同期化され
る。内部垂直同期信号VSも同様にして外部垂直
同期信号EVに同期化される。
この第４図の回路での水平／垂直同期信号の同
期化はデジタル的に行なわれており、従つて量子
化誤差がある。即ちｉ番目のクロツクCLK入力
でカウンタ２２が水平同期パルスHSを発生し、
これによりクロツク停止ゲート２４がオフになつ
てクロツク供給を停止したとすると、その後クロ
ツクCLKの１周期内で外部水平同期信号EHが入
力すれば該ゲート２４はオンになつてクロツク
CLKをカウンタ２２供給するから、クロツク断
は無かつたと同じであり（クロツクパルスの一部
が欠けてカウンタが誤作動するなどのことはある
が、こゝではこれは無視する）、また上記周期内
ではEHの入力はないものの次の１周期内でEH
が入ればクロツクは１つ欠けるだけであり、以下
これに準ずるから、EHとHSの同期化はクロツ
ク周期の整数倍でしか可能でない。
期化はデジタル的に行なわれており、従つて量子
化誤差がある。即ちｉ番目のクロツクCLK入力
でカウンタ２２が水平同期パルスHSを発生し、
これによりクロツク停止ゲート２４がオフになつ
てクロツク供給を停止したとすると、その後クロ
ツクCLKの１周期内で外部水平同期信号EHが入
力すれば該ゲート２４はオンになつてクロツク
CLKをカウンタ２２供給するから、クロツク断
は無かつたと同じであり（クロツクパルスの一部
が欠けてカウンタが誤作動するなどのことはある
が、こゝではこれは無視する）、また上記周期内
ではEHの入力はないものの次の１周期内でEH
が入ればクロツクは１つ欠けるだけであり、以下
これに準ずるから、EHとHSの同期化はクロツ
ク周期の整数倍でしか可能でない。
これはCRTデイスプレイのスーパーインポー
ズ画面ではパソコン画面の各走査線がクロツクの
１周期幅で左右に変動する（ジツターを生ずる）
結果を招き、画質を落とす。本発明はかゝる点を
改善し、デジタル型の位相同期でありながら位相
誤差が可及的に少ない同記回路を提供しようとす
るものである。
ズ画面ではパソコン画面の各走査線がクロツクの
１周期幅で左右に変動する（ジツターを生ずる）
結果を招き、画質を落とす。本発明はかゝる点を
改善し、デジタル型の位相同期でありながら位相
誤差が可及的に少ない同記回路を提供しようとす
るものである。
本発明は、カウンタでクロツクを計数して一定
値になるとき内部信号を発生し、該内部信号でカ
ウンタへのクロツク供給を停止し、外部信号でク
ロツク供給を再開し、こうして外部信号に同期し
た内部信号を発生する装置における位相同期回路
において、該クロツクより、１クロツク周期の範
囲内で逐次位相が遅れた複数のクロツクを発生す
るｎ波生成回路と、 内部信号発生で高、低レベルの一方をとり、外
部信号発生でその他方をとる制御信号と、前記複
数のクロツクを入力され、制御信号が一方のレベ
ルに変るまで続けるｎ波中１波を選択する選択回
路を備え、 前記選択回路は、前記複数のクロツクを各々受
け、その各クロツクに応答して前記制御信号のレ
ベルを保持する複数のフリツプフロツプと、前記
フリツプフロツプに保持された前記制御信号のレ
ベルが前記複数のクロツクのうち位相の最も早い
クロツクで他方のレベルとなつているフリツプフ
ロツプを除いて、フリツプフロツプの保持状態を
一方のレベルにする第１のゲート回路と、前記フ
リツプフロツプに保持された前記制御信号のレベ
ルが他方のレベルのときにそのフリツプフロツプ
に入力するクロツクを直接出力する第２のゲート
回路とを具備し、 前記選択回路の出力クロツクを前記カウンタに
供給するようにしてなることを特徴とするもので
ある。
値になるとき内部信号を発生し、該内部信号でカ
ウンタへのクロツク供給を停止し、外部信号でク
ロツク供給を再開し、こうして外部信号に同期し
た内部信号を発生する装置における位相同期回路
において、該クロツクより、１クロツク周期の範
囲内で逐次位相が遅れた複数のクロツクを発生す
るｎ波生成回路と、 内部信号発生で高、低レベルの一方をとり、外
部信号発生でその他方をとる制御信号と、前記複
数のクロツクを入力され、制御信号が一方のレベ
ルに変るまで続けるｎ波中１波を選択する選択回
路を備え、 前記選択回路は、前記複数のクロツクを各々受
け、その各クロツクに応答して前記制御信号のレ
ベルを保持する複数のフリツプフロツプと、前記
フリツプフロツプに保持された前記制御信号のレ
ベルが前記複数のクロツクのうち位相の最も早い
クロツクで他方のレベルとなつているフリツプフ
ロツプを除いて、フリツプフロツプの保持状態を
一方のレベルにする第１のゲート回路と、前記フ
リツプフロツプに保持された前記制御信号のレベ
ルが他方のレベルのときにそのフリツプフロツプ
に入力するクロツクを直接出力する第２のゲート
回路とを具備し、 前記選択回路の出力クロツクを前記カウンタに
供給するようにしてなることを特徴とするもので
ある。
原クロツクより、１クロツク周期内で順次位相
が遅れた複数のクロツクを作成しておき、内部、
外部信号によりカウンタへのクロツク供給を停
止、再開するだけでなく、前記クロツクの切換を
行なうと、位相まで可成りよく一致させることが
できる位相同期化が可能になる。
が遅れた複数のクロツクを作成しておき、内部、
外部信号によりカウンタへのクロツク供給を停
止、再開するだけでなく、前記クロツクの切換を
行なうと、位相まで可成りよく一致させることが
できる位相同期化が可能になる。
本発明回路の概要を第１図に示す。本発明では
この第１図ａに示すように発振器２０の出力クロ
ツクCLK（こゝではＡで示す）をｎ波生成回路４
２で受け、出力クロツクCLKより位相が少しず
つ遅れたクロツクＢ，Ｃ，Ｄ，…にし、ｎ波中１
波選択回路４４で外部水平同期信号EHに最も近
いクロツク（EHの発生後、最も早く現われたク
ロツク）を選択し、それを出力する。このように
すれば、ｎが大なる程外部同期信号に位相が合つ
た内部同期信号を得ることができる。
この第１図ａに示すように発振器２０の出力クロ
ツクCLK（こゝではＡで示す）をｎ波生成回路４
２で受け、出力クロツクCLKより位相が少しず
つ遅れたクロツクＢ，Ｃ，Ｄ，…にし、ｎ波中１
波選択回路４４で外部水平同期信号EHに最も近
いクロツク（EHの発生後、最も早く現われたク
ロツク）を選択し、それを出力する。このように
すれば、ｎが大なる程外部同期信号に位相が合つ
た内部同期信号を得ることができる。
ｎ波生成回路４２は具体的には第１図ｂに示す
ようにタツプ付き遅延回路５２であつてよく、該
タツプから位相が順次遅れたクロツクＢ，Ｃ，
Ｄ，…を得ることができる。これらのクロツク
Ｂ，Ｃ，Ｄ，…は原クロツクＡと周期、波形など
が等しく、そして本例では各々の遅延時間も等し
く（ＢはＡに対しφ、ＣはＢに対しφ、…遅れ
る。但しφは、クロツク周期をτとしてτ／ｎ）
選んである。第２図はこの一例を示す。勿論各々
の遅延時間は異なつてもよいが、遅れはクロツク
周期内とする、即ち最も遅れたクロツクでも原ク
ロツクＡの次のクロツクの発生により先に発生す
るようにする。かかるｎ個のクロツクＢ，Ｃ，
Ｄ，…の、位相比較回路１６の出力である制御信
号Ｆの立上りに最も近いもの１つを選択回路４４
が選択して出力し、この出力クロツクＧを第４図
の発振器２０の出力クロツクとしてカウンタ２
２、CPU、シフトレジスタ２８等へ供給する。
ようにタツプ付き遅延回路５２であつてよく、該
タツプから位相が順次遅れたクロツクＢ，Ｃ，
Ｄ，…を得ることができる。これらのクロツク
Ｂ，Ｃ，Ｄ，…は原クロツクＡと周期、波形など
が等しく、そして本例では各々の遅延時間も等し
く（ＢはＡに対しφ、ＣはＢに対しφ、…遅れ
る。但しφは、クロツク周期をτとしてτ／ｎ）
選んである。第２図はこの一例を示す。勿論各々
の遅延時間は異なつてもよいが、遅れはクロツク
周期内とする、即ち最も遅れたクロツクでも原ク
ロツクＡの次のクロツクの発生により先に発生す
るようにする。かかるｎ個のクロツクＢ，Ｃ，
Ｄ，…の、位相比較回路１６の出力である制御信
号Ｆの立上りに最も近いもの１つを選択回路４４
が選択して出力し、この出力クロツクＧを第４図
の発振器２０の出力クロツクとしてカウンタ２
２、CPU、シフトレジスタ２８等へ供給する。
選択回路４４の構成素子を第１図ｃに示す。図
示の如くこれはフリツプフロツプ５４とアンドゲ
ート５６からなり、前記信号Ｆをデータ入力端Ｄ
に受け、ｎ波生成回路４２の出力クロツクの１つ
本例ではＢをクロツク端子に受け、クリヤ端子
CLRには他のフリツプフロツプからの出力Ｊ
が入り、Ｑ出力は入力クロツクＢと共ににアンド
ゲード５６に入り、出力は他のフリツプフロツ
プのリセツト信号Ｒになる。第３図に、これらで
構成した第１図ａの回路の詳細を示す。
示の如くこれはフリツプフロツプ５４とアンドゲ
ート５６からなり、前記信号Ｆをデータ入力端Ｄ
に受け、ｎ波生成回路４２の出力クロツクの１つ
本例ではＢをクロツク端子に受け、クリヤ端子
CLRには他のフリツプフロツプからの出力Ｊ
が入り、Ｑ出力は入力クロツクＢと共ににアンド
ゲード５６に入り、出力は他のフリツプフロツ
プのリセツト信号Ｒになる。第３図に、これらで
構成した第１図ａの回路の詳細を示す。
第３図ではｎ波生成回路４２は同じ遅延時間の
４クロツクＢ〜Ｄを発生するとしており、これら
に対しそれぞれフリツプフロツプ５４とアンドゲ
ード５６（ａ、ｂ、…は相互を区別する添字で、
適宜省略する）を設ける。各フリツプフロツプ５
４ａ〜５４ｄのクロツク端子にはクロツクＢ〜Ｄ
が入力され、出力Ｒはオアゲート５８ａ〜５８
ｄで纒めて他のフリツプフロツプのクリヤ端子へ
入力する。またアンドゲート５６ａ〜５６ｄの出
力はオアゲート６０で纒めて、該ゲート６０の出
力Ｇを本回路の出力クロツクとする。
４クロツクＢ〜Ｄを発生するとしており、これら
に対しそれぞれフリツプフロツプ５４とアンドゲ
ード５６（ａ、ｂ、…は相互を区別する添字で、
適宜省略する）を設ける。各フリツプフロツプ５
４ａ〜５４ｄのクロツク端子にはクロツクＢ〜Ｄ
が入力され、出力Ｒはオアゲート５８ａ〜５８
ｄで纒めて他のフリツプフロツプのクリヤ端子へ
入力する。またアンドゲート５６ａ〜５６ｄの出
力はオアゲート６０で纒めて、該ゲート６０の出
力Ｇを本回路の出力クロツクとする。
第２図を参照して動作を説明すると、外部水平
同期信号EHの到来で信号Ｆが立上ると各フリツ
プフロツプのＤ端子はＨ（ハイ）レベルになり、
この後クロツク端子の入力クロツクがＨに立上る
とデータ端子ＤのＨレベルが取込まれ、Ｑ出力が
Ｈ、出力がＬになる。出力は他のフリツプフ
ロツプをクリヤするので、かゝる出力変化を行な
えるフリツプフロツプは上記信号Ｆの立上り後、
最初にクロツクが立上つたフリツプフロツプのみ
であり、第２図の例ではこれはクロツクＣを受け
るフリツプフロツプ５４ｂのみである。従つてこ
のサイクルではクロツクＣがアンドゲート５６
ｂ、オアゲート６０を通つて出力クロツクＧとな
り、他のクロツクＢ，Ｄ，Ｅは各々のアンドゲー
ト５６ａ，５６ｃ，５６ｄにより阻止されて出力
しない。
同期信号EHの到来で信号Ｆが立上ると各フリツ
プフロツプのＤ端子はＨ（ハイ）レベルになり、
この後クロツク端子の入力クロツクがＨに立上る
とデータ端子ＤのＨレベルが取込まれ、Ｑ出力が
Ｈ、出力がＬになる。出力は他のフリツプフ
ロツプをクリヤするので、かゝる出力変化を行な
えるフリツプフロツプは上記信号Ｆの立上り後、
最初にクロツクが立上つたフリツプフロツプのみ
であり、第２図の例ではこれはクロツクＣを受け
るフリツプフロツプ５４ｂのみである。従つてこ
のサイクルではクロツクＣがアンドゲート５６
ｂ、オアゲート６０を通つて出力クロツクＧとな
り、他のクロツクＢ，Ｄ，Ｅは各々のアンドゲー
ト５６ａ，５６ｃ，５６ｄにより阻止されて出力
しない。
フリツプフロツプ５４ｂは１クロツク周期毎に
データ取込みを行ない、水平同期の１周期が終る
までは信号Ｆは立上つたまゝであるからＱ出力が
Ｈ、出力がＬの状態を続け、他のフリツプフロ
ツプをクリヤ状態に維持し、出力クロツクＧはク
ロツクＣとする。
データ取込みを行ない、水平同期の１周期が終る
までは信号Ｆは立上つたまゝであるからＱ出力が
Ｈ、出力がＬの状態を続け、他のフリツプフロ
ツプをクリヤ状態に維持し、出力クロツクＧはク
ロツクＣとする。
水平同期の１周期が終つて内部水平同期信号
HSが発生すると信号Ｆは立下り、その後クロツ
クＣの立上りがあるとフリツプフロツプ５４ｂは
それを取込んでＱ出力をＬ、出力をＨにし、ア
ンドゲート５６ｂを閉じてクロツクＣの送出を止
め、また他のフリツプフロツプのクリヤを解除す
る。従つてこの回路は第４図のクロツク停止ゲー
ト２４を兼ねる。クロツク送出再開は信号ＦがＨ
に立上り、続いて入力クロツクが立上つたとき行
なわれ、このとき選択されるクロツクは信号Ｆの
立上り後最も早く立上つたクロツクである。以下
これが繰り返され、外部同期と内部同期との可及
的位相合せが行なわれる。
HSが発生すると信号Ｆは立下り、その後クロツ
クＣの立上りがあるとフリツプフロツプ５４ｂは
それを取込んでＱ出力をＬ、出力をＨにし、ア
ンドゲート５６ｂを閉じてクロツクＣの送出を止
め、また他のフリツプフロツプのクリヤを解除す
る。従つてこの回路は第４図のクロツク停止ゲー
ト２４を兼ねる。クロツク送出再開は信号ＦがＨ
に立上り、続いて入力クロツクが立上つたとき行
なわれ、このとき選択されるクロツクは信号Ｆの
立上り後最も早く立上つたクロツクである。以下
これが繰り返され、外部同期と内部同期との可及
的位相合せが行なわれる。
本例のようにｎ＝４であると１クロツク周期の
１／４の範囲でジツターはあるが、１水平走査線を
512または1024ドツトなどで表わすデイスプレイ
システムでの1/4ドツト幅の変動は殆んど目立た
ないものになる。勿論ｎ＝８などにしてもよい
が、それだけ回路は複雑で高速なものが必要にな
る。また本回路はスーパーインポーズ装置の外
部／内部同期信号の同期化に限らず、他の装置に
おける内部信号（内部水平同期信号HSに相当す
る）を外部信号（外部水平同期信号EHに相当す
る）に同期化する。デジタル同期化回路にも利用
できる。
１／４の範囲でジツターはあるが、１水平走査線を
512または1024ドツトなどで表わすデイスプレイ
システムでの1/4ドツト幅の変動は殆んど目立た
ないものになる。勿論ｎ＝８などにしてもよい
が、それだけ回路は複雑で高速なものが必要にな
る。また本回路はスーパーインポーズ装置の外
部／内部同期信号の同期化に限らず、他の装置に
おける内部信号（内部水平同期信号HSに相当す
る）を外部信号（外部水平同期信号EHに相当す
る）に同期化する。デジタル同期化回路にも利用
できる。
以上説明したように、本発明によればデジタル
同期化回路における位相の量子化誤差を可及的に
少なくして、アナログ同期化回路に類似のものと
することができ、しかもアナログ同期化回路のよ
うに調整の不便がなく、ゲートアレイなどの論理
ゲートICを利用して容易に製作できるなどの利
点を有する。
同期化回路における位相の量子化誤差を可及的に
少なくして、アナログ同期化回路に類似のものと
することができ、しかもアナログ同期化回路のよ
うに調整の不便がなく、ゲートアレイなどの論理
ゲートICを利用して容易に製作できるなどの利
点を有する。
第１図は本発明の概要説明図、第２図は動作説
明用の波形図、第３図は第１図の詳細を示す図、
第４図はスーパーインポーズの要部回路図、第５
図はスーパーインポーズ画面の説明図である。 図面で、２２はカウンタ、HSは内部信号、
EHは外部信号、Ｂ，Ｃ，…は位相が遅れた複数
のクロツク、Ｆは制御信号、４２はｎ波生成回
路、４４はｎ波中１波選択回路である。
明用の波形図、第３図は第１図の詳細を示す図、
第４図はスーパーインポーズの要部回路図、第５
図はスーパーインポーズ画面の説明図である。 図面で、２２はカウンタ、HSは内部信号、
EHは外部信号、Ｂ，Ｃ，…は位相が遅れた複数
のクロツク、Ｆは制御信号、４２はｎ波生成回
路、４４はｎ波中１波選択回路である。
Claims (1)
- 【特許請求の範囲】 １ カウンタでクロツクを計数して一定値になる
とき内部信号を発生し、該内部信号でカウンタへ
のクロツク供給を停止し、外部信号でクロツク供
給を再開し、こうして外部信号に同期した内部信
号を発生する装置における位相同期回路におい
て、 該クロツクより、１クロツク周期の範囲内で逐
次位相が遅れた複数のクロツクを発生するｎ波生
成回路と、 内部信号発生で高、低レベルの一方をとり、外
部信号発生でその他方をとる制御信号と、前記複
数のクロツクを入力され、制御信号が一方のレベ
ルに変るまで続けるｎ波中１波を選択する選択回
路を備え、 前記選択回路は、前記複数のクロツクを各々受
け、その各クロツクに応答して前記制御信号のレ
ベルを保持する複数のフリツプフロツプと、前記
フリツプフロツプに保持された前記制御信号のレ
ベルが前記複数のクロツクのうち位相の最も早い
クロツクで他方のレベルとなつているフリツプフ
ロツプを除いて、フリツプフロツプの保持状態を
一方のレベルにする第１のゲート回路と、前記フ
リツプフロツプに保持された前記制御信号のレベ
ルが他方のレベルのときにそのフリツプフロツプ
に入力するクロツクを直接出力する第２のゲート
回路とを具備し、 前記選択回路の出力クロツクを前記カウンタに
供給するようにしてなることを特徴とする位相同
期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60296482A JPS62150970A (ja) | 1985-12-24 | 1985-12-24 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60296482A JPS62150970A (ja) | 1985-12-24 | 1985-12-24 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62150970A JPS62150970A (ja) | 1987-07-04 |
| JPH0418751B2 true JPH0418751B2 (ja) | 1992-03-27 |
Family
ID=17834125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60296482A Granted JPS62150970A (ja) | 1985-12-24 | 1985-12-24 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62150970A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05199481A (ja) * | 1992-01-23 | 1993-08-06 | Fanuc Ltd | ビデオ信号の位相制御回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57199370A (en) * | 1981-06-03 | 1982-12-07 | Hitachi Ltd | Synchronizing signal resetting circuit of video camera |
| JPS5892172A (ja) * | 1981-11-28 | 1983-06-01 | Nippon Gakki Seizo Kk | 同期化回路 |
| JPS60206268A (ja) * | 1984-03-30 | 1985-10-17 | Hitachi Ltd | 同期クロツク発生回路 |
-
1985
- 1985-12-24 JP JP60296482A patent/JPS62150970A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62150970A (ja) | 1987-07-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |